基于vhdl的出租车计价器系统设计ppt课件

《基于vhdl的出租车计价器系统设计ppt课件》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、电子系统设计实训答辩题目：出租车计程计价表组员：xxxxxxxxx日期：2010年x月x日大家好！本次我们设计的任务是出租车计程计价表，利用QuartusII进行设计，对编好的VHDL程序进行编译、仿真、下载。实现一个出租车计程计价表，具有车型设置、起步里程设置、起步价设置、分时计价设置、里程显示、计费显示、计时显示、点阵数码管显示及汉字数字钟的报时及发光二极管花色显示等功能。本次设计主要分六个部分第一部分：里程计价部分第二部分：计时部分第三部分：数码管显示部分第四部分：点阵显示部分第五部分：数字钟的报时及发光二极管花色显示部分第六部分：整体电路连接

2、部分第一部分里程计价部分Div模块作用对芯片给的10MHZ的频率进行分频，然后传输给计数器A,提供扫描频率。第一部分里程计价部分（续）LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;useieee.std_logic_arith.all;ENTITYdivISPORT(clk_sys:INstd_logic;clk:OUTstd_logic;clk_scan:outstd_logic);ENDdiv;ARCHITECTUREaOFdivISsignalq:std_logi

3、c_vector(23DOWNTO0);BEGINPROCESS(clk_sys)BEGINif(clk_sys'eventandclk_sys='0')thenq<=q+1;endif;clk<=q(4);clk_scan<=q(2);--注：为方便仿真，在此clk<=q(4);clk_scan<=q(2);而在计程车的设计中用clk<=q(18);clk_scan<=q(9);endprocess;enda;第一部分里程计价部分（续)计数器A作用对车轮传感器送来的车轮脉冲信号clk进行计数分频，车轮每转一圈送出一个脉冲。车每行驶100m，计数器A输出1个“1

4、00m脉冲信号oclk”，不同车型的车轮直径不一样，计数器A的分频系数也不一样。第一部分里程计价部分（续)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitycnt_Aisport(reset,clk:instd_logic;start:instd_logic;cartype:instd_logic_vector(1downto0);oclk:outstd_logic);endcnt_A;architectu

5、rebehaveofcnt_Aissignalmode:std_logic_vector(5downto0);signaltemp:std_logic_vector(5downto0);beginmode<="000011"whencartype="00"else--注：为方便仿真，在此mode<="000011"而在计程车的设计中用mode<=“111100""111010"whencartype="01"else"111000"whencartype="10"else"110110";process(start,clk)beginif(reset='0')t

6、hentemp<=(others=>'0');elsifrising_edge(clk)thenifstart='1'theniftemp=(mode)thentemp<=(others=>'0');elsetemp<=temp+'1';endif;endif;endif;endprocess;oclk<='1'when(temp=mode)else'0';endbehave;第一部分里程计价部分（续)计数器B作用对输入的100m脉冲oclk进行累加在开始时输出起步里程数据，而当超出起步里程时自动输出实际公里数据给译码/动态扫描模块每计满500m路程送出1个脉冲

7、clkout给计数器C。第一部分里程计价部分（续)LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;USEieee.std_logic_arith.ALL;ENTITYcnt_Bisport(reset,clkin:instd_logic;dip:instd_logic_vector(2downto0);length:outstd_logic_vector(12downto0);clkout:outstd_logic);endcnt_B;ARCHITECTUREbehave

8、ofcnt_Bissig