fpga和单片机串行通信接口实现

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1、FPGA和单片机串行通信接口的实现[作者:  加入时间:2006-10-2815:31:42  来自:]摘要：本文针对由FPGA构成的高速数据采集系统数据处理能力弱的问题，提出FPGA与单片机实现数据串行通信的解决方案。在通信过程中完全遵守RS232协议，具有较强的通用性和推广价值。关键词：FPGA；单片机；串行通信；　RS2321前言   现场可编程逻辑器件（FPGA）在高速采集系统中的应用越来越广，由于FPGA对采集到的数据的处理能力比较差，故需要将其采集到的数据送到其他CPU系统来实现数据的处理功能，这就使FPGA系统与其他CP

2、U系统之间的数据通信提到日程上，得到人们的急切关注。本文介绍利用VHDL语言实现FPGA与单片机的串口异步通信电路。   整个设计采用模块化的设计思想，可分为四个模块：FPGA数据发送模块，FPGA波特率发生控制模块，FPGA总体接口模块以及单片机数据接收模块。本文着重对FPGA数据发送模块实现进行说明。2 FPGA数据发送模块的设计    根据RS232异步串行通信来的帧格式，在FPGA发送模块胁捎玫拿恳恢「袷轿?位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。本系统设计的是将一个16位的数据封装成高位帧和低位帧

3、两个帧进行发送，先发送低位帧，再发送高位帧，在传输数据时，加上文件头和数据长度，文件头用555555来表示，只有单片机收到555555时，才将下面传输的数据长度和数据位进行接收，并进行奇校验位的检验，正确就对收到的数据进行存储处理功能，数据长度可以根据需要任意改变。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。下面是实现上述功能的VHDL源程序。Libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.

4、all;useieee.std_logic_unsigned.all;entityatel2_binisport(txclk:instd_logic;                     --2400Hz的波特率时钟     reset:instd_logic;                     --复位信号       din:instd_logic_vector(15downto0); --发送的数据     start:instd_logic;                     --允许传输信号      sou

5、t:outstd_logic                     --串行输出端口         );endatel2_bin;architecturebehavofatel2_binissignalthr,len:std_logic_vector(15downto0);signaltxcnt_r:std_logic_vector(2downto0);signalsout1:std_logic;signalcou:integer:=0;signaloddb:std_logic;typesis(start1,start2,shif

6、t1,shift2,odd1,odd2,stop1,stop2);signalstate:s:=start1;  begin process(txclk)        begin     ifrising_edge(txclk)then          ifcou<3thenthr<="0000000001010101";      --发送的文件头           elsifcou=3then           thr<="0000000000000010";               --发送的文件长度        

7、   elsif(cou>3andstate=stop2)thenthr<=din;--发送的数据           endif;       endif; endprocess; process(reset,txclk) variabletsr,tsr1,oddb1,oddb2:std_logic_vector(7downto0);  begin        ifreset="1"then           txcnt_r<=(others=>"0");                sout1<="1";          

8、         state<=start1;                                          cou<=0;        elsiftxclk"eventandtxclk="1"th