modelsim学习笔记new

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1、ModelSim学习笔记IC学院袁玉帛创建工程新建一个工程时，会出现以下界面，其中的CopySettingsFrom是对将要新建的工程进行设置，而modelsim软件有一个文件已经包含了默认的设置信息，这样就对将要新建的工作做同样的设置。这样在目标文件夹下就新出现了文件EX1.mpf（mpf的全称是modelsimprojectfile）和工作库EX1_library：然后向工程中添加Verilog设计文件file1.v，文件将会出现在目标文件夹根目录下：此时关闭modelsim软件，然后再打开

2、，发现modelsim会默认打开最后关闭时的工程，在打开软件时，软件会自动载入EX1工程，在命令窗口会出现以下显示：#ReadingD:/install/modeltech64_10.0c/tcl/vsim/pref.tcl#//ModelSimSE-6410.0cJul212011#//#//Copyright1991-2011MentorGraphicsCorporation#//AllRightsReserved.#//#//THISWORKCONTAINSTRADESECRETANDPR

3、OPRIETARYINFORMATION#//WHICHISTHEPROPERTYOFMENTORGRAPHICSCORPORATIONORITS#//LICENSORSANDISSUBJECTTOLICENSETERMS.#//#LoadingprojectEX1有些情况下，编译工程中的文件需要按一定的顺序进行。例如，编译一个设计模块和设计模块中的参数定义文件，需要先编译参数定义文件再编译设计文件，否则在设计模块中参数会处于未定义的状态，所以顺序很重要。但是在添加文件的时候，不能保证严格按照最

4、后编译的顺序添加。当需要进行调整时，点击菜单栏Compile→CompileOrder打开调用编译顺序对话框。已求证：1.模块名不一定要与.v文件的名字一致，而且testbench的命名也是任意的，不一定非要以xxx_tb的形式。2.工作库的作用是存放设计文件的编译和优化结果等，对设计文件进行编译之后，结果会以模块的形式保存在工作库文件夹下。假如修改了设计文件，分为两种情况：一是，只修改设计文件的语句部分，不修改模块名，那么重新编译的结果会覆盖掉工作库中原来的编译结果；二是，如果设计文件的模块名

5、有改动，那么重新编译的结果不会覆盖掉原来的编译结果，二者会同时保存在工作库中。仿真首先根据上一部分的操作过程新建一个工程，并添加一个设计文件div.v，代码如下：modulediv(clk,rsn,out);inputclk;inputrsn;outputout;/**********************/regrout;always@(posedgeclkornegedgersn)beginif(!rsn)rout<=0;elserout<=~rout;end/**************

6、********/assignout=rout;/**********************/endmodule对这个设计文件进行仿真的方法有两种：一是编写testbench文件产生激励，编译后对testbench文件编译结果进行仿真；二是对原设计文件进行仿真，人为编辑波形信号产生激励。第一种仿真方法：首先编写testbench文件div_tb,v，代码如下：`timescale1ns/1nsmodulediv2;regclk;regrsn;initialbeginclk=1;rsn=1;#

7、1000rsn=0;#1000rsn=1;end/*******************************/always#200clk=~clk;/*******************************/divU1(.clk(clk),.rsn(rsn),.out(out));/*******************************/endmodule编译之后，点击Library标签，可以看到文件库下出现编译结果，是以模块的形式保存的：然后对testbench文件div_t

8、b.v的编译结果模块div2进行仿真，右键点击div2，选择Simulate：接下来在出现的Objects窗口中利用Ctrl键把希望观察的信号添加到Wave窗口中：然后就可以看到Wave窗口中左侧列表已经出现了添加的信号：其中，/div2/clk表示模块名为div2中的clk信号；x表示不定态；StX表示强不定态(StrongX)，另外Hiz表示高阻态。接下来将仿真停止时间改为5000ns：点击仿真按钮，开始仿真：这样就出现了仿真结果，点击Wave窗口右上角的Dock/Undock按钮将Wave