全自动直筒洗衣机fpga控制器的开发设计

全自动直筒洗衣机fpga控制器的开发设计

ID:21536469

大小:25.00 KB

页数:4页

时间:2018-10-22

全自动直筒洗衣机fpga控制器的开发设计_第1页
全自动直筒洗衣机fpga控制器的开发设计_第2页
全自动直筒洗衣机fpga控制器的开发设计_第3页
全自动直筒洗衣机fpga控制器的开发设计_第4页
资源描述:

《全自动直筒洗衣机fpga控制器的开发设计》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、全自动直筒洗衣机FPGA控制器的开发设计  摘要:文章提出了一种基现场可编程门阵列(简称FPGA)实现的洗衣机控制器,本洗衣机控制器不仅工作性能稳定抗干扰能力强和结构简单,而且占用硬件资源少,能够通过配置系统参数以满足不同类型洗衣机的控制要求,对洗衣机水位和洗涤力度的控制效果良好,具有一定的实用价值。  关键词:FPGA;洗衣机;控制器  1概述  洗衣机的发明使人类告别了手工洗衣的繁重劳动,但是最初由于技术不发达洗衣机的自动化程度显然不高,洗衣的几个过程仍需要人工切换操作来进行。随着科技的发展,洗衣机也由最初的洗涤和脱水的手动切换过程

2、发展到了半自动半手工,发展成为目前普遍使用的全自动洗衣机,现实要求洗衣机的体积更小、集成度更高、应用更简单、洗衣机的控制引入了微型处理器进行编程,实现对洗衣机内外部水流的控制,洗衣机控制精度不同对控制器的精度要求也不同,对于控制精度要求高的洗衣机需要精度高的控制。本系统采用有FPGA芯片的在线可编程控制器,该系统控制器硬件使用VHDL语言设计而成,不仅性能稳定抗干扰能力强而且方便调试维护和系统升级,保障洗衣机系统的正常运行。  2系统的功能部件介绍  该洗衣机控制器根据功能可以划分为五个模块,分别为时间预置编码器模块、减法计数器模块、数

3、码管显示模块、时序电路模块和译码器模块。  (1)时间预置编码器模块:接收用户所输入的预置时间信息,并将时间信息进行编码,编码成机器语言后转交给减法计数器。  (2)减法计数器模块:将接收的编码时间预置信息转换成开始信号发送给电机使电机开始运行,并将预设的时间信息和剩余的时间信息发送给数码管模块进行显示。  (3)数码管显示电路模块:接收减法计数器模块传递的时间信息,并进行译码显示。  (4)电机时序控制电路:接收减法计数器模块传递的运行开始和结束信号,安排电机的运行状态并输出。  (5)译码器:接收电机运行状态的信号并译码,实现实时控

4、制电机的正反转状态以及暂停状态。  3控制逻辑各模块功能的VHPL语言实现  3.1时间预置编码器模块的VHDL语言  LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFENGISPORT(CP,CLR:INSTD_31AISPORT(SEL:INSTD_LOGI  C_VECTOR(2DOWNTO0)D1,D2,D3:IN1,Q2,Q3,Q4,ALM:OUT_ARCOFCH41ASBPIDEGINPROCESS(D1,D2,D3,D4)VARIPIDABLE:S;USEIEEE.STD_LOG

5、IC_1164.ALLENTITYSELISPORTARCHITECTURBEGINPROCESS(CLK)VARIABLEE.STD;WHENEND  CASE;ENDPROCESSNSIGNED.ALLNTITYCOUNTISPORT(CLK,EN:INH,L:OUTBEGINCLK'EVEN'THENIFEN='1'THENIFELSIFLL=0THENLL1PROCESS;ENDCOUNT_ARENDDISP_ARC;  2,减法计数器模块的VHDL语言  LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.A

6、LLENTITYLOCK  BISPORT(D1,D2,D3,D4:INSTD_LOGIC;CLK,CLR:INLOGIC;Q:OUTSTD_LOGIC);ENDFENG;ARCHITECTUREFENG_ARCOFFENGISBEGINPROCESS(CP,CLR)BEGINIFCLR='0'THENQQENDPROCESS;ENDDISP_ARC;  3,数码管显示电路模块的VHDL语言  LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALLENTITYPIDCH4  1AISPORT(D1,D2,D3,D4

7、:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0))ENDCH41AARCHITECTURECHCKB;ARCHITECTURELOCK_ARCOFLOCKBGINPROCESS(CLK)BEGINFENQ1<='0';Q2<='0';Q3<='0Q4<='0ALM<='0';LOCKBELSIFCLK'  EVENTANDCLK='1'THENQ1<=D1;Q  4,电机时序控制电路的VHDL语言  LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALENTITYCH1AIS

8、PORT(SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);ENDIF;ENDPROCESS;ENDFENG_ARC;USEIEEE.STD_LOGIC_1164.ALLENTITYSELI

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。