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1、高频PCB电路设计常见问题汇总高频PCB电路设计常见问题汇总高频PCB电路设计常见问题汇总高频PCB电路设计常见问题汇总高频PCB电路设计常见问题汇总 1、如何选择板材料? 对于选择板材，必须在满足设计需求和可量产性以及成本的中间取得平衡点。设计需求包含电气和机构这两个部分。而通常在设计非常高速的板子(大于GHz的频率)时，这材质问题会比较重要。例如，现在常用的FR-4材质中，在几个GHz的频率时的介质损耗(dielectricloss)会对信号衰减有很大的影响，可能就不适用。而就电气来说，要注意介电
2、常数(dielectricconstant)和介质损在所设计的频率是否合用。 2、如何避免高频的干扰? 避免高频干扰的基本思路为尽量降低高频信号电磁场的干扰，也就所谓的串扰(Crosstalk)。可用拉大高速信号以及模拟信号之间的距离，或者加groundguard/shunttraces在模拟信号旁边。还必须注意数字地对模拟地的噪声干扰。 3、在高速设计中，如何去解决信号的完整性问题? 信号完整性基本上为阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构以及输出阻抗(outputimpedan
3、ce)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式为靠端接(termination)与调整走线的拓朴。 4、那差分布线方式是如何实现的? 差分对的布线有两点要注意的，一为两条线的长度要尽量一样长，二是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一是两条线走在同一走线层(side-by-side)，二为两条线走在上下相邻两层(over-under)。一般以前者side-by-side(并排,并肩)实现的方式比较多。 5、
4、对于只有一个输出端的时钟信号线，是如何实现差分布线的? 要用差分布线时，一定是信号源和接收端也都是差分信号才有意义。故对只有一个输出端的时钟信号是无法使用差分布线的。 6、接收端差分线对之间可否加一匹配电阻? 接收端差分线对间的匹配电阻通常是会加的,其值应该等于差分阻抗的值。这样信号质量才会好些。 7、为何差分对的布线要靠近并且平行? 对差分对的布线方式是要适当的靠近且平行。所谓适当的靠近即因为这间距是会影响到差分阻抗(differentialimpedance)的值，而此值是设计差分对的重
5、要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近,差分阻抗就会不一致,就会影响信号完整性(signalintegrity)及时间延迟(timingdelay)。 8、如何处理实际布线中的一些理论冲突的问题 基本上,将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地方(moat),还有不要让电源和信号的回流电流路径(returningcurrentpath)变太大。 晶振是模拟的正反馈振荡电路,要有稳定的振荡信号,必须满足loopgain与phase的规范,而这模拟信号的
6、振荡规范很容易受到干扰,即使加groundguardtraces可能也无法完全隔离干扰。而且离的太远,地平面上的噪声也会影响正反馈振荡电路。所以,一定要将晶振和芯片的距离进可能靠近。 确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferritebead,不能造成信号的一些电气特性不符合规范。所以,最好先用安排走线和PCB迭层的技巧来解决或减少EMI的问题,如高速信号走内层。最后才用电阻电容或ferritebead的方式,以降低对信号的伤害。 9、如何解决高速信号的手工布线和
7、自动布线之间的矛盾? 现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如,是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式,能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。另外,手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如,走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。所以,选择一个绕线引擎能力强的布线器,才是解决之道。 10、关于
8、testcoupon。 testcoupon是用来以TDR(TimeDomainReflectometer)测量所生产的PCB板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。所以，testcoupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是测量时接地点的位置。为了减少接地引线(groundlead)的电感值，TDR探棒(probe)接地的地方通常非常
