基于fpga和adsp的数字波束形成技术的工程实现

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1、基于FPGA和ADSP的数字波束形成技术的工程实现时间：2008-07-1010:27:00来源:中电网作者:王雨阳数字波朿形成技术充分利用阵列天线所获取的空问信息，通过信号处理技术使波朿获得超分辨率和低副瓣的性能，实现丫波朿的扫描、FI标的跟踪以及空间十扰信兮的零陷，因而数字波朿形成技术在茁达信号处理、通信信号处理以及电子对抗系统屮得到了广泛的极川。数字波束形成是把阵列天线输出的信兮进行AD采样数字化盾送到数字波束形成器的处理单元，完成对各路信号的复加权处理，形成所需的波朿信号。以要信号处理的

2、速度足够快,就可以产生不同指向的波朿。由于数字波束形成一般是通过DSP或FPGA用软件实现的，所以具有很高的灵活性和可扩展性。木文主要介绍了一个&适成波朿形成器的原理及K实现方法，结合当今敁先进的町编程芯R，包括数字信兮处理器(DSP)，现场nH扁程逻辑门阵列(FPGA)实现了数字波朿形成，适用于如3坐标茁达系统等复杂阵列信号处理系统。研制成果已应用在多部相控阵雷达中，缩小了我国在这个领域与艽他国家之间的差距，具冇重耍的经济意义和军事意义。1数字波束形成系统的蒽木结构采用数字方法对阵元接收信号加

3、权处理形成天线波朿，阵列天线阵元的方M图是全方向的，阵列的输出经过加权求和后，将阵列接收的方向増益聚集在一个方向上，相当于形成了一个波束，这就是数字波束形成的物理意义。数字波朿形成器一般由两个主要部分组成，一部分是以数字信兮处理器和自适应算法为核心的敁优(次优)权值产生网络，：W—部分是以动态&适疢加权M络构成的£1适灰波朿形成M络。波朿形成算法是波朿形成的核心和理论基础，他通过接收的信兮和一些先验知识计算出加权因子，然A冉对输入的信兮迕波朿形成网络中进行加权处理完成波束形成。当进行多波朿形成时

4、，系统菽木构成如图1所示。阵列天线每个阵元收到的信兮经过混频、中放和正交相位检波，变为正交视频信号I和Q分景，再分别经由AD变换器转变为数字量I和Q,将数字信兮送入波束形成运算器，分别与N组权值进行g数乘法运算，即得到所需的N个波朿通道的信号。数字波朿形成运算器由FPGA通过编程实现，主要进行权值的存储和把各路波朿所耑的权值信息存储FFPGAA部的存储模块中，通过进行乘加运算，来实现多波束的产生。木文选用Altera公切的STRATIX器件，及：H仿真软件QuartusIH.l,运用VHDL语言

5、与Altera的megafun-citions模块化函数呼相结合编程设计来实现数字多波東形成器。文屮举例所用的天线阵为N阵元等SL线阵，在数字波束形成部分要实现十路数字波束形成。2基于FPGA和ADSP器件的数字波朿形成器的实现2.1硬件组成数字波束形成器由3片FPGA和1片ADSP-21060器件來实现，其屮第一片和第二片FPGA完成输入接收通道的校正以及复数乘法累加运算丼最终形成

6、•个波來；第三片FPGA完成整个系统的的吋序和梭式控制丼将前两片FPGA运算的结果合成后输出，耑要吋副瓣对消的运

7、算也在这一片完成、ADSP-21060器件主要完成接收通道校正系数和波來形成系数的实吋计算，耑要吋进行副瓣对消系数的计算和发射通道校正运算。系统纟II成裾图如图2所示。其中总线上的标号解释如下：1：输入的多通道A/D屮频采样后的数字信号；2：第三什FPGA传输控制信兮给前两什FPGA；3：前两片FPGA乘法累加运算结果输出到第三片FPGA；4,5,6：ADSP-21060与FPGA的数裾总线；7：数字波束形成器的最终输出数据；8：外部输入的模式控制信号。为了让硬件乎台具奋很强的通川性，对于FPG

8、A器件，选川了Altera公司含奋人界暈片内RAM和硬件乘法器的Stratix系列的EP1S60芯片,该芯片有18个硬件乘法器模块，内部存储空间达到5215kb，逻辑单元数达到了57120les,完全能满足此波束形成器的实现,并能利川冗余空间放置艽他运算单元和控制模块，菽木实现Y系统的集成化模块化设计。且此器件的运算频率完全满足耑要，片内人量的剩余资源空间可以提供给后续部分的使川。敁终3RFPGA芯八的资源占用情况分别为：对于FPGA1芯几，编译后的资源为占用18个硬件乘法单元，占川1680kb

9、/s片内存储空间，占川逻辑资源16791les;对于FPGA2芯R,编译P的资源为占用18个硬件乘法单元，用1680kb•内存储空间，占用逻辑资源15608les;对于FPGA3芯片，编译后的资源占川为占川0个硬件乘法单元，占川103kbR内存储空间，占用逻辑资源7599les。由以上具体数裾可见，对于FPGA1和FPGA2芯片，因为耑要做人景的乘法累加运算，芯片的硬件乘法单元己全部占川，但片内存储空间只占用丫32%,逻辑单元敁多也只占用丫不到30%。2.2工作过程数字波朿形成器由3什FPGA和