基于fpga的等精度数字频率计设计

《基于fpga的等精度数字频率计设计》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、雄电？学与■鎿礅7孝张嘉伟目录翻186第一章课题背景187第二章方案设计及原理1871多周期同步测频率测量原理1872设计实现1892.1FPGA程序设计1892.2DSP程序设计190第三章主要模块的Verilog程序1911计数器1912除法器1923分频器1944BCD模块195第四章仿真结果195第五章设计总结196参考文献197摘要本文主要论述了利用FPGA进行测量频率计数，FPGA实施控制实现多功能频率计的设计过程。该频率计利用等精度的设计方法，克服Y基于传统测频原理的频率计的测暈精度随被测信号频率的下降而降低的缺点。

2、等精度的测景方法不但具有较高的测量精度，而且在整个频率区域包成愤定的测试精度。根据多周期同步测频率法的原则，选取了多周期同步测频法作为数字频率计的测量算法，提出了基于FPGA的数字频率计设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。关键词：FPGA；等精度；频率计第一章课题背景随着大规模集成电路技术的发展及电了产品帘场运作节奏的进一步加快，涉及诸如计算机应用、通信、智能仪表、医用设备、军事、W用电器等领域的现代电子设计技术已迈入一个全新的阶段。专家预言，未来的电子技术时代将是IWA的吋

3、代，PLD作为EDA技术的一项重要技术，是电子设计领域屮最具活力和发展前途的一项技术，它的影响丝毫不亚于70年代单片机的发明和使用。在电了测量技术中，频率测量是最基木的测量之一。工程中很多测量，如用振弦式测暈力、吋间测暈、速度测暈、速度控制等，都设计到频率测暈，或可归结为频率测量。而常用的直接测量方法在使用中有较人的局限性，其测量精度随着被测信号频率的下降而降低，并且对被测信号的计数要产生±1个数字误差。采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化;结合FPGA,異有集成度高、告诉和高可靠性的特点，是频率的

4、测频范围可达到0.lHz-50MHz,测频全域相对误差恒为百万分之一。第二章方案设计及原理1多周期同步测频率测量原理频率是周期信号在单位时间内的重复次数。电子计数器可以对一个周期信号发生的次数进行计数。如采某一信号在Ts时间间隔内的重复次数为N次，则该信号的频率f为rNT在直接测频率的基础上发展的多周期M步测频率法，在0前的测频系统中得到越来越广泛的应用。多周期同步法的测频原理如图1所示。标轉iiiiii

5、iiiniiiiiiiiininiii川iiii川iiiiiiiiiHmjiifH标准仿号汁数器爪图1多周期同步法测频原理波形

6、图I塞首先，由控制线路给出闸门开启信号，此时，计数器并不开始计数，而是等到被测信号的上升沿到来时真正开始计数。然后，两组计数器分别对被测信号和标准信号进行计数，要等到被测信号下降沿到来时才整整结束计数，以完成1次测量过程。计数器的开闭与被测信号的完全同步的。从图1中可以得到闸门时间不是固定的值，而是被测信号的整周期的倍数，即与被测信号同步，因而，不存在对被测信号计数的±i误差，可得到：变形后可得:fX=~fsin对上式进行微分，可得dfx=rh丁加±i,-0丽推I<=±丄+

7、而实现了被测频带内的等精度测量；增大T或提高/、.可以提高测量精度，标准频率误差为<、.//5,冈为晶体的稳定度很高，标准频率误差可以进行校准，校准后的标准频率误差可以忽略。被测开始时，首先发出清零信号CLR,使D触发器和2个计数器清零，然后预制门控信号变为高电平（开闸门），在被测信号的下一个上升沿到来吋，使同部门控信号上升为高电平（开同部门）。预置门控信号标准频率信号鸛禧尊图2等精度测量原理图于此同时启动两个计数器CNT1和CNT2,进入“计数允许周期”。这里我们将启动计数器进入计数操作的信号称为“计数允许信号”。在此期问，CN

8、T1和CNT2分别对被测信号（频率为乂.）和标准信号（频率为X）计数。经过r/，/.秒后预制门控信号变为低电平，但由于此时Q端仍未高电平，因此2个计数器仍处于“计数允许周期”，直到下一个被测信号上升沿到来，Q端j变为低电平，将2个计数器同时关闭。可以看岀，实际闸门时问与预制闸门时间并不严格和等，但差值不超过被测信号的一个周期。“计数允许周期”恰好是被测信号周期的整数倍,但不一定是校准频率信号的整数倍。由于标准频率信号与“计数允许信号”不相关，标准频率信号相对“计数允许信号”使能时间其宥随机性，根裾传统测频方案的误差分析，计数器CN

9、T1的计数结果会有±1误差。2设计实现2.1FPGA程序设计FPGA程序框图如图3所示，由同步门D触发器、标准信号计数器、被测信号计数器和64-8多路选择器构成。其中预置门控信号CL、清零信号CLR、数据输出选择SEL[2..0]由DSP发出，FP