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时间:2018-10-14
《网络处理器中多核共享qdr+sram控制器的研究和设计 (1)》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库。
1、摘要随着互联网从低增长率语言传输流转向需求更高数据流,网络对核心交换机./路由器要求也与日俱增。主干网核心路由器带宽已达到OC.768(40Gbps)。现代网络处理器广泛采用并行多核处理器架构。在该架构中,多个处理器对存储器实行共享的方式,随着网络处理器工作频率以及并行度的提高,对存储器的带宽以及访问速度的要求也越来越高,基于双沿触发的QDRSRAM以其高带宽,低延时,读写同时进行,成为网络处理器中高速存储器的首选。本文针对多核处理器共享存储片上系统结构,设计了一个共享存储控制器方案,能够控制多
2、个片上处理器完成对高速QDRSRAM存储器的访问。网络处理器中,需要对多种指令进行优先级排队,由于QDRSRAM可以同时进行读写,因此互不影响的一条读指令和一条写指令是可以同时进行的,为了充分利用QDRSRAM的带宽,本文进行了多核共享存储控制器的优先级访存指令缓冲队列的设计,结合指令优先级以及对QDRSRAM的读写情况来对指令进行分类缓存,并设计了优化的读写分离的仲裁逻辑,提高了指令并行执行速率。同时,利用标签结构实现了多核网络处理器中互斥指令的同步问题。接下来基于QDRSRAM的DDR双沿触
3、发以及读写同时进行的时序特点,重点研究了QDRSRAM存储器控制接口的设计与实现。最后论文完成了QDRSRAM控制器的RTL设计以及功能仿真,结果表明,控制器可以完成多处理器对QDRSRAM的访问。关键字:网络处理器0DRSRAM控制器缓存队列仲裁优化互斥指令AbstractAbs仃actWiththeLnternetservicesincreasedexplosively,therequirementfornetworkbandwidthisrigorous.Thecorenetworkban
4、dwidthhasreachedOC768(40Gbps).Themulti.processorarchitecturebecomesmainstreaminIP—packetprocessing.Astheworkfrequencyandthenumberofparallelprocessorsimprove,thesharedmemoryaccessbymultiple-processorsbecomesthebottleneck,whichrestrictsthewholesystemth
5、roughput.Thequad-data-rate(QDR)SRAMwiththeadvantageoftransmittingandreceivingdatasimultaneouslyatbothrisingandfallingedgesofthememoryclockarefavoredinthenetworkprocessor.ThispaperdesignsandimplementsasharedQDRSRAMcontrollertofullfinthehighspeedmemory
6、accesstothesharedQDRSRAMinmulti—corenetworkprocessor.Inthesharedmemorycontroller,multi-queuesareneededtobuffermemoryinstructionsfromdifferentprocessorsbasedonthepriorityoftheinstructionsandoneinstructionisarbitratedtoexecuteatatimetokeepthesequenceof
7、theinstructions.AstheQDRSRAMhasindependentdatawriteportsandreadports,thewriteandreadinstructionwithoutaspecialordercanbeexecutedatthesametime.Inthispaperthebufferqueuesaredesignednotonlybasedonthepriorityoftheinstructionbutalsothereadorwriteoperation
8、totheQDRSRAM.Atthesametime,separatereadandwritearbitrationlogicisdesignedtooptimizetheexecutionoftheinstructions.TagarchitectureiSutilizedtorealizethereferenceexclusioninthemulit-corenetworkprocessor.Asthecoremoduleofthecontroller,theinterfaceofQDRSR
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