基于fpga的vpx时间统一系统设计

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1、基于FPGA的VPX时间统一系统设计时间作为物理学的基木量纲之一，是系统运行的重要参考指标，而IRIG-B码作为国际标准吋间码，其性能优越，实现和使用方法简单易行，十分适合应用于高精度时间传输系统屮。FGPA具有编程方便、集成度高、速度快等特性，可反复编程、擦除及使用,在不改动硬件设计的情况下，可实现不同的功能需求。采用FPGA实现授时、分频，产生时间信号和各种同步信号，可以使时统接口模块集成度更高，可维护性更强。本文结合实际时统项目提出了一种基于FPGA的高速时间统一系统设计方案，它以Altera［11公司Cyclone系列FPGA［24芯片为核心，采用原理阁和Verilog语言编程［4

2、］实现。通过接收GPS、北斗、B码等外部基准，并选择其中一路产生与其同步的IRIG-B码信号和各脉冲信号，供其他分系统使用。1系统总体设计时统系统硬件包括时统卡(安装于服务器)和IRIG-B码终端［6】。阁1为时统系统设备组成图。IRIG-B码终端可以实现GPS卫星系统与北斗卫星系统的双系统时间信号冗余接收以及外来B码信号的直接接收，产生多路直流或交流IRIG-B码发送给时统卡。时统卡通过直接接收IRIG-B码并通过解码电路自动获取标准时间信息，通过VPX总线向配有时统卡的服务器发送时统信息，服务器接收时统信息后，向服务器自身、网络内各工作站和终端进行网络授时，实现对设备自身信号严格的监控

3、和输出，以提高系统的可靠性及满足吋间同步要求。2IRIG-B码编码原理IRIG-B码是国际通用的一种常用串行传输方式时间格式码，与并行传输方式相比，其物理连接简单、信息量大、分辨率高、传输距离远、抗干扰能力强、具冇标准化接口。根据时间精度的不同要求及B码传输距离的不同，B码采用了两种码型：B(DC)直流码和B(AC)交流码。B(DC)码的每个码元是一个脉冲信号,可以实现较高精度的时间同步，但脉冲信号频谱丰富，窄带信道无法传输，适用于短距离电缆传输；B(AC)码则可以使用标准语音带宽(0.3kHz〜3.4kHz)信道传输，传输距离更远，但传输精度有一定损失。B(AC)码可由B(DC)码对标准

4、正弦波载波进行幅度调制得到。根据不同要求可选择不同码型传输，在本吋统系统中，两种码型均有应用。3B码终端巳码终端可以接收GPS/北斗的授时信号和外来巳码信号，通过编解码处理生成1PPS脉冲信号与DC/AC吋间编码信号，以供吋间同步设备使用。3.1B码终端系统原理及组成巳码终端系统原理图如图2所示。巳码终端可同时接收GPS/北斗信号和外来B码信号。当GPS/北斗信号到来时，GPS/北斗模块通过天线接收授时信号，向ARM和FPGA发送1PPS脉冲信号，同吋以串行方式向ARM发送吋间信息；ARM将解出的吋间信息及奋效标志，通过自定义总线和通信协议发送至FPGA；FPGA在接收到1PPS与时间信息

5、后，根据信息的有效性决定选用该时间信息或自守时的方式，生成多路AC/DC码和1PPS信号向外输出。当外来B码到来，通过AC/DC解码电路，将外来B码信号整形运放，然后传给FPGA进行编解码。3.2B码终端单元模块设计⑴GPS/北斗模块选用精度为30ns、1PPS的GPS/北斗模块，向FPGA和ARM传输时间信号，并支持通过串口命令对芯片进行配罝。GPS/北斗模块输出包含UTC年、月、曰、时、分、秒。ARM处理器通过模块提供的1PPS屮断接收整秒信号，并通过异步串行通信方式获取时间信息。(2)外部B码解码电路当采用外部B码信号作为产生IRIG-B码的基准时，需要对外部B码基准进行接收解调，以

6、产生基准秒和串行时间数据。在本设计中，采用硬件电路完成对外部B码基准的解调工作。(3)1PPS选择模块FPGA对GPS/北斗信号及外来巳码信号进行处理，产生AC_1PPS,DC_1PPS、GPS_1PPS信号，作为ARM与FPGA之间通信基?i。(4)FPGA各功能模块设计FPGA作为B码终端的核心，实现了时码产生、同步分频、外来B码信号解码等功能，主要包含B(AC/DC)码生成模块、B(DC)码解码模块、B(AC)码解码模块等。各模块工作原理如图3所示。巳(AC)码生成模块：FPGA根据GPS/北斗模块的时间信息产生AC码，其每一位的高低电平的AC码实际输出对应ROM中一个周期的正弦波形

7、，FPGA输出的波形控制字发送至DAC,DAC输出对应电流值，经运算放大电路转换后生成对应AC码高低电平的正弦波形，最后经1:1变压器将波形输出。巳(DC)码生成模块：FPGA根据GPS/北斗模块的时间信息直接产生DC码的TTL输出，经单端/差分转换后，输出至多路DC码输出。B码解码模块：FPGA通过完成外来B码的解码，以实现精准时间信息的提取并输出。4时统卡时统卡设计采用通用的VPX接口，可接收标准化时统的IRIG-B