fpga设计验证关键要点

《fpga设计验证关键要点》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、FPGA设计验证关键要点不同于ASIC设计，FPGA设计中的标准元件或客制化实作，一般欠缺大量的资源及准备措施可用于设计验证。由于可以重新程式化元件，更多时候验证只是事后的想法。本文将探讨在FPGA设计验证周期过程中使用的工具及技术，并逐一审视各项优缺点。有效验证降低设计风险FPGA设计验证的规画和预算安排的失败，可能瓦解整个产品开发计画；时程的延误会和光罩技术的再修正（respin）一样严重。由于失误可重新程式化加以修正，验证的风险不高，因此并未把追踪及校正错误所需的成本纳入考量。尤其在复杂、多重时脉FPGA设计中，若将元件、系统及软件开发的

2、交互影响考虑进来，这个后果更可能会加大数倍。一个良好验证技术和工具，在FPGA开发过程中可用来大量减少使用元件的风险。在此架构中，初始验证倾向于高阶中执行以发现总体功能上的错误，但当验证程序进行到设计以全速操作所有功能的最终目标时，设计上的问题逐渐困难到令人难以理解。通常问题和资料及时序相关，有些问题很少碰到甚至要以全速执行验证数小时甚至数天，才能侦测到它们发生一次；有些问题显然和一些模糊不清的事件有高度相关，当真的碰到时，必须先准备好测试环境以捕捉该问题并提供资料才能作分析。 多数模拟提供之验证并非完整模拟将设计编译成一种以逻辑向量作为驱动的

3、形式，该向量代表输入驱动信号.。设计中的行为模式可看成一种波形，设计者使用逻辑模拟器来修正设计中的错误。模拟运作在RTL层次，因此能提供设计者一个熟悉的设计视野，它提供一个设计最完整且最能掌控的视野，设计中任何电路节点都可被检视及强制设定到一逻辑准位。然而，相对于实际元件运作的速度，模拟一个具有众多向量的大设计是非常慢的。 大部份的模拟使用一个测试向量（testbench），该测试向量一般包含设计本身及驱动设计的所有输入；包含系统中操作该设计的资料、时脉、重置及控制的逻辑信号，而输入的资料样式及时序便是由这些逻辑信号决定的。若设计中包含复杂的模

4、组，像是和外界沟通的Ethernet、PCI埠，或是外部存储器控制器，那么测试向量可能也包含了外部元件的模拟行为模组，该模组塑模了系统运作时FPGA和外部元件的互动模式。 模拟模组可由设计FPGA逻辑的设计者同一人建立，因为他们了解这些介面是如何运作，而介面运作是由元件的规格表（datasheet）中的时序图所推断出来。当有其他厂商的IP产品用于设计时，该IP通常都包含一个用来验证它自己的介面模型，该模型可以整合进设计的测试向量以驱动IP介面。 测试向量模拟采用固定的信号时序设定及FPGA外部元件的逻辑模型当作模拟引信（stimulus），模拟

5、结果显示于波形检视器，设计者以波形和设想的行为模式比对并反覆修正设计原始码来作逻辑除错。 然而，RTL模拟只能显示逻辑行为，如果信号的时脉或是模型效能和实际的元件行为不同，那么模拟结果和元件实际下载到系统板上的结果将不相符；尽管将设计实作后之目标元件时序回贴（back-annotate）是可行的，如此模拟的行为可以反应实际实作后的时序，但这并不能校正任何测试向量和实际运作环境时序上的差异。时钟（clocks）在多重时脉系统中是另一个特别要注意的信号来源，在此系统中并无一个实用的方法可以建构这些在测试向量中的相位及频率的关系，而这些时序关系可以明

6、确决定该设计是否在系统能正常运作。 当模拟设计时，验证层级是测试向量和实际运作环境相似精确度的函数，以精确地反应母板环境的向量来模拟设计去侦测到最多的错误。然而，建构这类的环境并不容易，而且大多数向量仅提供实际引信的近似值，大多数情况下，模拟提供的验证不完整。 硬件验证仅管模拟提供了设计一个重要的层级，但它对设计效能在整体系统中的表现，没有提供足够的瞭解。因为引信（stimulus）最多只是实际环境的近似值，硬件验证提供了唯一方法，可以瞭解当FPGA于系统中以时脉速度运作时，内部究竟发生了什么事。 FPGA硬件验证可分为用逻辑分析仪的外部验证及

7、用硬件除错器的内部验证。 ■使用逻辑分析仪之外部验证逻辑分析仪原本用于电路板层级的除错。透过I/O接脚连接到FPGA内部讯号用来监控FPGA内部信号。逻辑分析仪提供从板子以及从FPGA内部同时捕捉资料的好处，这能力足以分析整个系统。 将PCB板上接脚连上FPGA没使用到的脚位就可用逻辑分析仪连接或是探测FPGA。板上接脚另外连上逻辑分析仪接头，将FPGA接脚设计成连进设计内部成为连接埠（ports），深入设计内的线路节点。接着，设计以可程式化的逻辑工具绕线，就可以捕捉到信号值并显示在逻辑分析仪。 当逻辑分析仪捕捉到元件内部节点的资料时，以上方式

8、提供了视窗以透视元件在系统中运作的情形，不过会有些缺点：首先，设计者必须手动更改设计，在阶层中一路向上穿透，将内部节点连到元件接脚，该接脚再连接至外部