通信与信息系统专业毕业论文 [精品论文] 基于fpga的数据实时无损压缩系统设计

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1、通信与信息系统专业毕业论文[精品论文]基于FPGA的数据实时无损压缩系统设计关键词：实时无损压缩LZW算法动态测试系统数据压缩系统摘要：某些复杂环境下的动态测试系统具有测试精度高、数据量大、传输距离远、无线传输速度慢等特点，这给数据的存储与传输造成很大的困难，采用硬件进行实时无损压缩就成为必要。本研究课题就是在这一背景下提出的。本文设计了一种基于FPGA的数据实时无损压缩系统，算法采用LZW算法。首先通过对比分析常用数据无损压缩算法的特点得出LZW算法在实时性、实现复杂度、所需的存储容量、算法的压缩效果和适用的场合方面都有不错的特点，因此以它作为

2、硬件实现的算法。此数据实时无损压缩系统由数据实时无损压缩硬件电路、测试软件、解压软件与读数软件组成，其中数据实时无损压缩硬件电路由数据采集、数据压缩、控制单元、数据存储、电源管理等几部分组成，核心器件是FPGA，采用ALTERA公司CycloneII系列EP2C5T144I8。利用FPGA芯片内部的RAM资源构成输入数据的缓存器以及LZW算法所需的2个字典存储器，并结合有利于硬件实现的字典管理策略完成了实时无损压缩，同时FPGA还负责对模数转换器、闪存的控制等功能。本设计采用QUARTUSII为FPGA器件软件开发平台，采用VHDL+原理图的混合

3、输入方式进行层次化描述。本设计完成了数据实时无损压缩的硬件电路，还用VC设计了相应的测试软件与解压软件，其中测试软件给硬件压缩器以后的功能升级提供了极大的便利。经过仿真及相关实验，所设计的硬件压缩电路在24MHz的时钟频率下，实时压缩速率为每秒1M个数据样本，每个样本为12bit，对测试数据压缩比一般为25％左右，存储容量为1Gbit，能够满足某些系统的实时要求。正文内容某些复杂环境下的动态测试系统具有测试精度高、数据量大、传输距离远、无线传输速度慢等特点，这给数据的存储与传输造成很大的困难，采用硬件进行实时无损压缩就成为必要。本研究课题就是在这

4、一背景下提出的。本文设计了一种基于FPGA的数据实时无损压缩系统，算法采用LZW算法。首先通过对比分析常用数据无损压缩算法的特点得出LZW算法在实时性、实现复杂度、所需的存储容量、算法的压缩效果和适用的场合方面都有不错的特点，因此以它作为硬件实现的算法。此数据实时无损压缩系统由数据实时无损压缩硬件电路、测试软件、解压软件与读数软件组成，其中数据实时无损压缩硬件电路由数据采集、数据压缩、控制单元、数据存储、电源管理等几部分组成，核心器件是FPGA，采用ALTERA公司CycloneII系列EP2C5T144I8。利用FPGA芯片内部的RAM资源构成

5、输入数据的缓存器以及LZW算法所需的2个字典存储器，并结合有利于硬件实现的字典管理策略完成了实时无损压缩，同时FPGA还负责对模数转换器、闪存的控制等功能。本设计采用QUARTUSII为FPGA器件软件开发平台，采用VHDL+原理图的混合输入方式进行层次化描述。本设计完成了数据实时无损压缩的硬件电路，还用VC设计了相应的测试软件与解压软件，其中测试软件给硬件压缩器以后的功能升级提供了极大的便利。经过仿真及相关实验，所设计的硬件压缩电路在24MHz的时钟频率下，实时压缩速率为每秒1M个数据样本，每个样本为12bit，对测试数据压缩比一般为25％左右

6、，存储容量为1Gbit，能够满足某些系统的实时要求。某些复杂环境下的动态测试系统具有测试精度高、数据量大、传输距离远、无线传输速度慢等特点，这给数据的存储与传输造成很大的困难，采用硬件进行实时无损压缩就成为必要。本研究课题就是在这一背景下提出的。本文设计了一种基于FPGA的数据实时无损压缩系统，算法采用LZW算法。首先通过对比分析常用数据无损压缩算法的特点得出LZW算法在实时性、实现复杂度、所需的存储容量、算法的压缩效果和适用的场合方面都有不错的特点，因此以它作为硬件实现的算法。此数据实时无损压缩系统由数据实时无损压缩硬件电路、测试软件、解压软件

7、与读数软件组成，其中数据实时无损压缩硬件电路由数据采集、数据压缩、控制单元、数据存储、电源管理等几部分组成，核心器件是FPGA，采用ALTERA公司CycloneII系列EP2C5T144I8。利用FPGA芯片内部的RAM资源构成输入数据的缓存器以及LZW算法所需的2个字典存储器，并结合有利于硬件实现的字典管理策略完成了实时无损压缩，同时FPGA还负责对模数转换器、闪存的控制等功能。本设计采用QUARTUSII为FPGA器件软件开发平台，采用VHDL+原理图的混合输入方式进行层次化描述。本设计完成了数据实时无损压缩的硬件电路，还用VC设计了相应的

8、测试软件与解压软件，其中测试软件给硬件压缩器以后的功能升级提供了极大的便利。经过仿真及相关实验，所设计的硬件压缩电路在24MHz的时钟频