ofdm基带处理器总体架构

《ofdm基带处理器总体架构》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、OFDM基带处理器总体架构整个基带处理器的设计以IEEE802.11p标准为依据，使用MATLAB搭建仿真平台进行系统级和算法级的设计，通过仿真结果检验整个系统性能，据此对算法进行改进。系统性能评价指标为误码率或误包率。用MATLAB生成的随机二进制比特流来模拟MAC层传来的物理层数据。硬件实现上，使用VerilogHDL硬件描述语言，以Altera公司生产的stratixIIIEP3SC150型FPGA开发板为目标硬件，使用QuartusII和modelsim进行设计仿真。OFDM收发信机结构框图：IEEE802.11p系统仿真平台基本参数:数据率（Mb/s）基

2、带调制方式信道编码码率邻道干扰（dB）非邻道干扰（dB）3BPSK1/228424.5BPSK3/427416QPSK1/225399QPSK3/423371216QAM1/220341816QAM3/416302464QAM2/312262764QAM3/41125硬件实现的调试策略：基带处理器发射机部分总体架构：TsGeneratorSTSGeneratorMCUMCUCyclicPrefixing&WindowingControllerLTSGeneratorIFFTDATA_OUTClocksGeneratorClock_INMCUSignalSymbol

3、GeneratorDataSymbolGeneratorDATA_IN包括训练序列生成模块（TsGenerator）,Signal符号生成模块（SignalSymbolGenerator）,Data符号生成模块（DataSymbolGenerator）,IFFT处理模块，循环前缀添加和加窗处理模块（CyclicPrefixing&Windowing）,主控单元（MCU）和时钟生成模块（ClocksGenerator）。基带处理器接收部分总体架构：SynchronizationPhaseTrackingSamplingFrequencySync.ChannelEqu

4、alizerTimeDomainSync.ViterbiDecoderDe-scramblerTimingSynchronizationFrameDetection&CFOCorrectionFrequencyDomainSync.De-mapperDe-interleaverFFTCPremovingDecodingINOUT接收机分为同步（Synchronization）和解码（Decoding）两部分。同步部分包括帧检测和载波频偏校正模块（FrameDetection&CFOCorrection）,时钟同步模块（TimingSynchronization）,

5、循环前缀去除模块（CPRemoving）,FFT处理模块，信道均衡模块（ChannelEqualizer）,剩余相位跟踪模块（PhaseTracking）和采样频率同步模块（SamplingFrequencySynchronization,SFS）。解码部分包括解映射模块（De-mapper）,解交织模块（De-interleaver）,维特比译码模块（ViterbiDecoder）和解扰码模块（De-scarmbler）.参数值基带采样频率80MHz符号间隔8us循环前缀1.6usOFDM符号长度6.4us信道带宽10MHz信道间隔0.15625MHzFFT长度

6、64数据子载波48导频子载波4多径抽头数量5多径采样频率10MHz