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1、cD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚相位比较器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的
2、输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。想利用CD4046实现把两列有相位差的信号区分谁超前谁的功能,如图当14脚信号超前3脚时,13脚输出正信号,反之输出负信号.我想问,实现我的要求是不是可以直接把信号加在3和14脚,然后13脚就有输出呢?不用像锁相那样在6,7脚,11,12脚加电容电阻,在9和13脚加滤波电路啊?如图还有,我的输入信号时5V方波,那4046的Vdd接多少电压啊?Vss是不是接地啊?谢谢!!!回复第1帖 编辑 好评(0) 差评(0) 举报 liangxy称号:学徒 积分:32分发帖:44帖第2帖2008-07-1417:04七各位兄
3、弟姐妹,帮帮忙啊!!先谢谢了.回复第2帖 编辑 好评(0) 差评(0) 举报 liangxy称号:学徒 积分:32分发帖:44帖第3帖2008-07-1609:06六只好自己再顶一下了回复第3帖 编辑 好评(0) 差评(0) 举报 liangxy称号:学徒 积分:32分发帖:44帖第4帖2008-07-1715:09五我自己模拟了一个频率相同,存在相位差的两列信号输入14和3脚,16脚接15V,8脚接地,看13脚输出,却不是我想像那样的,有哪位高手了解cd4046的,可以帮帮忙吗?谢谢回复第4帖 编辑 好评(0) 差评(0) 举报 ju808称号:技师 积分:19
4、8分发帖:168帖第5帖2008-07-1715:59四如果方便的话留个电话给我.我让我们的FAE给你解答.我电话13246714528汪回复第5帖 编辑 好评(0) 差评(0) 举报 liangxy称号:学徒 积分:32分发帖:44帖第6帖2008-07-2308:57三好的,谢谢,可以用QQ吗?344834013,我一般挂着的,电话13570509206,邮箱yokelan@tom.com回复第6帖 编辑 好评(0) 差评(0) 举报 liangxy称号:学徒 积分:32分发帖:44帖第7帖2008-07-2308:55二不好意思,前几天有事出去了,没及时回复抱
5、歉!!!回复第7帖 编辑 好评(0) 差评(0) 举报 有朋自远方来称号:学徒 积分:23分发帖:55帖第8帖2008-08-1614:12一帮你顶!P13是第二个鉴相器输出吧,你得到什么波形回复第8帖 编辑 好评(0) 差评(0) 举报锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建
6、立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫
7、VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用16脚双列直插式，各引脚功能如下：提示：减少输入文字，可找
