定点原码一位除法器的设计

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1、沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位除法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2011年01月14日沈阳航空航天大学课程设计报告目录第1章总体设计方案21.1设计原理21.2设计思路21.3设计环境2第2章详细设计方案42.1总体方案的设计与实现42.1.1总体方案的逻辑图42.1.2算法流程图52.2功能模块的设计与实现62.2.1模块的设计与实现6第3章验证测试93.1验证测试9参考文献10-13-沈阳航空航天大学课程设计报告第1章总体设计方案第1章总体设计方案1.1设计原理原码一位除，

2、即两个原码数相除，商的符号为除数和被除数的符号异或值。采用汇编语言实现定点原码一位除法器，算法为恢复余数法，除数为4位。利用恢复余数的方法来进行运算。1.2设计思路算法为恢复余数法，先用被除数减去除数，如果结果为正数商1，然后左移，如果是负数商0然后加上Y的补，继续运算。本题目是要求4位所以到结果是4位时结束运算。实验开始时将实验数据从实验箱的开关输入到R0,R1,R2三个寄存器中，R0为被除数，R1为除数，R2为商。运算过程采用恢复余数法。主要判断被除数减去除数的商值。如果为负，商0然后加除数然后左移。如果商值为正商1，左移。数据都存放在寄存器中，最后结果在OUT寄存器中显示。1.3设计环境

3、COP2000模型机包括了一个标准CPU所具备所有部件，这些部件包括：运算器ALU、累加器A、工作寄存器W、左移门L、直通门D、右移门R、寄存器组R0-R3、程序计数器PC、地址寄存器MAR、堆栈寄存器ST、中断向量寄存器IA、输入端口IN、输出端口寄存器OUT、程序存储器EM、指令寄存器IR、微程序计数器uPC、微程序存储器uM，以及中断控制电路、跳转控制电路。其中运算器和中断控制电路以及跳转控制电路用CPLD来实现，其它电路都是用离散的数字电路组成。微程序控制部分也可以用组合逻辑控制来代替。模型机的指令码为8位，根据指令类型的不同，可以有0到2个操作数。指令码的最低两位用来选择R0-R3-

4、13-沈阳航空航天大学课程设计报告第1章总体设计方案寄存器，在微程序控制方式中，用指令码做为微地址来寻址微程序存储器，找到执行该指令的微程序。而在组合逻辑控制方式中，按时序用指令码产生相应的控制位。在本模型机中，一条指令最多分四个状态周期，一个状态周期为一个时钟脉冲，每个状态周期产生不同的控制逻辑，实现模型机的各种功能。ADDA,R?------------将寄存器R?的值加入累加器A中ADDA，#II----------立即数#II加入累加器A中SUBA，#II-----------从累加器中减去立即数后加入累加器A中ANDA，#II-----------累加器A“与”立即数II（2）数据传

5、送指令MOVA，R?------------将寄存器R?的值送到累加器A中MOVR？,#II------------将立即数II存放到寄存器R?中MOVR?，A------------将累加器A中的值送到寄存器A中（3）移位指令RRA----------------累加器A右移RLA----------------累加器A左移（4）跳转指令JZMM---------------若零标志位置1，跳转到MM地址JMPMM---------------跳转到MM（5）位运算ANDA，R?------------累加器A“与”寄存器R?的值（6）输入输出OUT--------------------将

6、累加器A中数据输出到输出端口-13-沈阳航空航天大学课程设计报告第2章详细设计方案第2章详细设计方案2.1总体方案的设计与实现定点原码一位除，算法为恢复余数法，当余数为负时，需加上除数，将其恢复城原来的余数。商值的确定是通过比较被除数和除数的绝对值的大小，即x”-y”实现的，而计算机内只设加法器，所以需要将x”-y”操作变为

7、x

8、补+

9、y

10、补得操作。2.1.1总体方案的逻辑图R0被除数BUBUFENJI8位加法器R2商R1除数移位和加控制右移OUT输出结果移位4次左移加法器图2.1.1如上逻辑框图2.1.1中所示，R0、R1、R2均是8位的寄存器。R1是被除数。R2是除数。R3为商。其结果在O

11、UT中输出。-13-沈阳航空航天大学课程设计报告第2章详细设计方案2.1.2算法流程图开始初始化被除数R0,除数R1,商R2,计数器R3被除数R0减除数R1被除数R0小于0除数R1为0NY处理加上

12、y

13、补商R2左移一位加0，加上-y的补。商R2左移一位加1被除数R0左移一位计数器R3减1被除数R0左移一位计数器R3减1计数器R3为0计数器R3为0YN被除数R0加除数R1YN被除数R0减除数R1被除