数字电路与逻辑设计模拟题

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1、中国地质大学（北京）继续教育学院2013年03课程考试《数字电路与逻辑设计》模拟题一、选择题1．下列信号中，（BC）是数字信号。A．交流电压；B.开关状态；C.交通灯状态；D.无线电载波。2．小数“0”的反码形式有（AD）。A．0．0……0；B．1．0……0；C．0．1……1；D．1．1……1。3．表示任意两位无符号十进制数至少需要（B）二进制数。A．6B．7C．8D．94．标准与-或表达式是由（B）构成的逻辑表达式。A．与项相或B.最小项相或C.最大项相与D.或项相与5．下列电路中，（AD）是数字电路。A．逻辑门电路B

2、.集成运算放大器C．RC振荡电路D.触发器6．常用的BCD码有（ACD）。A．8421码；B．Gray码；C．2421码；D．余3码7．由n个变量构成的最大项，有（D）种取值组合使其值为1。A.n；B.2n；C.；D.8．设两输入或非门的输入为x和y，输出为z，当z为低电平时，有（ABC）。A．x和y同为高电平；B．x为高电平，y为低电平；C．x为低电平，y为高电平；D．x和y同为低电平。9．逻辑函数F=A⊕B和G=A⊙B满足关系（ABD）。A.B.C.D.10．设计一个模10计数器需要(B)个触发器。A．3；B.4；C

3、．6；D．1011．4线-16线译码器有（D）输出信号。A．1；B.4；C．8；D．1612．四位双向移位寄存器74194控制输入端S1S0的取值可以是（ABCD）。A．00B.01C.10D.1113．电平异步时序逻辑电路不允许两个或两个以上输入信号（C）。A．同时为0B.同时为1C.同时改变D.同时作用14．EEPROM是指（D）A.随机读写存储器B.一次编程的只读存储器C.可擦可编程只读存储器D.电可擦可编程只读存储器15．下列中规模通用集成电路中，（BD）属于时序逻辑电路.A．多路选择器74153B.计数器741

4、93C．并行加法器74283D.寄存器74194第7页（共7页）中国地质大学（北京）继续教育学院2013年03课程考试二、填空题1．十进制数16.5对应的二进制数为10000.1，十六进制数为10.8。2．十进制数64的8421码为01100100，二进制数为1000000。3．T触发器的次态方程是，要使它在时钟脉冲作用下状态不变，输入端T应该接逻辑值0。4．逻辑代数的3种基本运算是指与、或、非，3条重要规则是指代入规则、反演规则、对偶规则。5．组合逻辑电路中的险象按照错误输出信号的极性可以分为0型险象和1型险象两种类型

5、。6．根据反演规则和对偶规则可写出逻辑函数的反函数=，对偶函数=。7．时钟控制RS触发器的次态方程是约束方程是。8．假定描述一个同步时序电路的最简状态表中有6个状态，则该电路中有3个触发器，电路中存在2个多于状态。9．具有3个选择输入端的数据选择器能对8个输入数据进行选择，对应选择输入端的任何一种取值，可选中1个输入数据。10．用PROM实现逻辑函数时，应将逻辑函数表示成标准“与一或”表达式，用PLA实现逻辑函数时，应将逻辑函数表示成最简“与一或”表达式。三．判断题1．逻辑函数，则。（√）2．原码和补码均可实现将减法运算

6、转化为加法运算。（×）3．并行加法器采用先行进位（并行进位）的目的是简化电路结构。（×）4．由与非门构成的基本RS触发器不允许两个输入端同时为0。（√）5．Mealy型电路的输出是输入和状态的函数。（√）6．同步时序电路中作为存储元件的触发器必须是带时钟控制端的触发器。（√）7．最大等效类是指包含状态数目最多的等效类。（×）8．由逻辑门构成的电路一定是组合逻辑电路。（×）9．设计同步时序逻辑电路时，状态编码采用相邻编码法的目的是为了有利于激励函数和输出函数的简化。（√）10．电平异步时序逻辑电路反馈回路之间的竞争可能导致

7、错误的状态转移。（√）第7页（共7页）中国地质大学（北京）继续教育学院2013年03课程考试11．脉冲异步时序逻辑电路不允许两个或两个以上的输入端同时出现脉冲。（√）12．用三个触发器作为存储元件可构建一个同步模10计数器。（×）四、分析题1．分析图1所示组合逻辑电路。（1）写出输出函数的与-或表达式；（2）假定输入变量ABCD不允许出现1010～1111，填写表1所示真值表；（3）说明该电路功能。图1表1ABCDWXYZABCDWXYZ0000000100100011010001010110011110001001解：

8、(1)（2）假定输入变量ABCD不允许出现1010～1111，填写表1所示真值表；表1ABCDWXYZABCDWXYZ00000001001000110100001101000101011001110101011001111000100110001001101010111100（3）电路功能:8421码→余3码的转换