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时间:2018-09-15
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1、使用Allegro的DDR2分析讲座作者:GoldenQian 日期:2007-11-81:概要近些年,随着存储器接口的高速化,在接受端如何保证信号完整性和时序的要求变的困难。特别是DDR2,随着数据传输的提高,延迟和设计容差的减少,仅仅几十个PS的建立时间,保持时间,skew时间,使设计越来越复杂。这里,我们就介绍下DDR2设计的简单原理,以及如何使用ALLEGRO对DDR2进行仿真。2:DDR2设计课题自DDRSDRAM以来,由传统的同步时钟方式,转变成在时钟的上升沿和下降沿同时进行数据采样的方式,由于这种方式,BUS数据的传输速率才
2、有可能得到提高,不过,设计的延迟和时序要求更严格了。图1.源同步方式ComponentSetupHoldUnitsCommentsTotalbudget1,8751,875ps266MHzperiod=3.75nshalfperiodTransmitterskew-790-790psVendordatasheetReceiveskew-500-500psVendordatasheetBoardskewbudget585585psSkewavailablefortheboard图2:一般的时序要求参考文献「TechnicalNoteDDRSDRAMPoint-to-PointSim
3、ulationProcessMicronTechnology,Inc」根据Micron公司的资料,数据率为533Mbps的DDR2,大约有585ps左右板级的设计budget,如果扣除信号完整性和电源完整性的budget以后,可供给线路延迟的budget仅有30ps左右,仅使用数据线等长操作,已不能符合要求。同时,从DDR2采用了的机能之一——ODT(On-DieTermination)。所谓ODT,是在DRAM内部有终端电阻,DRAM是主动的状态的时候启动ODT,是待机状态的时候ODT关闭的机能。根据这个,能降低信号的反射,提高信号质量,降低功耗。不过,最适合的终端电阻器的验证
4、变成必要。图3:ODT的结构3:DDR设计流程下图为设计中有DDR2的印刷电路板的设计流程。图4:DDR2的印刷电路板的设计流程该图表明了信号完整性和电源完整性的分析和布局布线的协调关系。4:DDR2分析过程的说明4.1阻抗设计为了掌握反射和传输损耗的影响,需要在基板设计的初期阶段,确认基板制造厂可制造的层构成,进行阻抗设计。关于阻抗设计手法,请参看[使用了Allegro的特性阻抗讲座]。4.2电源噪音分析对于像DDR2这样对电源噪声要求严格的设计,必须关注电源噪音(Vref噪音)的现象,如不选择和配置最适合的bypasscapacitor,稳定电源信号,设计质量将不能确保,无法
5、满足设计要求。关于电源噪音分析手法,请确认「使用了Allegro的电源噪音分析讲座」。4.3板前分析需要在布线前,进行模拟,进行最后拓扑结构等的电路验证,网络附加的约束条件的验证。 4.3.1串话分析 像DDR2这样的高速信号传输,由于串扰噪声,波形的失真和延时变得严重。需要进行仿真设计,考虑使用的材料和叠层构成,决定最大并行线路长度和最小导线spacing的规则,分配给关键网络。关于串扰分析方法,请参考「使用了Allegro的串话分析讲座」。 4.3.2线路拓扑验证(反射分析) 在布线前进行信号的反射仿真,布局设计后的验证等工作,对于象DDR
6、2一样的高速信号变成不可缺少。关于反射分析手法,请参考「使用了Allegro的信号的反射分析讲座」。 4.4设计规则设定DDR2设计,为了满足严格的时序要求,为了控制信号的延迟时间,布线变得非常重要。印刷电路板,因为各层信号的传达速度不同,不同线路严格控制延迟时间。因此,需要对网络设定延迟规则,手动布线和自动布线时候实时地能进行规则检查。1:使用ElectricalCSet,对网络制作延迟规则。2:把制作的延迟规则分配给相同的网络。3:布局布线A:手动布线图7:手动布线被指定规则的网络,在手动布线的时候,左下方的显示DRC显示框,红色代表没有满足设计规则,绿色代表满足
7、设计规则。B:自动布线:有规则分配了的网络,线路在自动布线的时候,会根据有关规则的进行计算布线。图8:自动布线4.5板后分析:如果布线完成了,要进行作为板后验证工作,包含了以下内容,需要确认转换速率和下降,孔径大小由于在布线产生的反射和传输损耗位组合的码间干涉(ISI)时钟跳动ODT(On-DieTerminations)以下,关于在Allegro的DDR2分析手法简单地说明1:使用Allegro的同步BUS分析功能,设定了的巴士对应的时钟信号。首先开始进行bus的定义:图9:B
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