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时间:2018-09-14
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1、《EDA技术》模拟试卷三一、选择题(16分):1、在VHDL的端口声明语句中,用()声明端口为输出方向。A.INB.OUTC.INOUTD.BUFFER2、在VHDL的IEEE标准库中,预定义的标准逻辑位数据STD_LOGIC有()种逻辑值。A.2B.3C.8D.93、嵌套使用IF语句,其综合结果可实现________。A.带优先级且条件相与的逻辑电路;B.条件相或的逻辑电路;C.三态控制电路;D.双向控制电路。4、大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是____。A.FPGA是基于乘积项结构的可编程逻辑器件;B.FPGA是全称为
2、复杂可编程逻辑器件;C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;D.在Altera公司生产的器件中,MAX7000S系列属FPGA结构。5、进程中的变量赋值语句,其变量更新是_________。A.按顺序完成B.立即完成C.在进程的最后完成D.都不对6、在VHDL中,PROCESS结构是由()语句组成的。A.并行B.顺序和并行C.顺序D.任何7、MAX+PLUSII工具软件实现原理图设计输入,应采用()方式。A.图形编辑B.文本编辑C.符号编辑D.波形编辑8、MAX+PLUSII的设计文件不能直接保存在()。A.硬盘B.根目录C.文件夹D.工程目录二、填空题(16
3、分):81、ASSERT语句误级别有__________、___________、________等。2、VHDL中有三种基本的数据对象,分别是_________、_________、________。3、在VHDL语句中,“--”符号表示_____________________________。4、VHDL结构体的描述方式可分为_________、_______、_______等三种描述。5、在VHDL中,把“DATA”定义为信号,数据类型为整数型的语句是___________________________________________________________。6、
4、在VHDL中,语句CLK’EVENTANDCLK=‘1’表示_________________。7、MAX+PLUSII的设计输入通常有__________、___________、______________等三种方法。8、VHDL程序文件的扩展名是________________。三、VHDL程序填空:(10分)--8位分频器程序设计LIBRARYIEEE;USE____________________.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSEISPORT(CLK:INSTD_LOGIC;D:IN_______________
5、__(7DOWNTO0);FOUT:OUTSTD_LOGIC);ENDPULSE;ARCHITECTUREoneOF____________ISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)__________CNT8:STD_LOGIC_VECTOR(________DOWNTO0);BEGINIF___________________________THENIFCNT8="11111111"THENCNT8____________;--当CNT8计数计满时,输入数据D被同步预置给计数器CNT8FULL<='1';--同时使溢出标志信号F
6、ULL输出为高电平ELSECNT8___________________;--否则继续作加1计数FULL<='0';--且输出溢出标志信号FULL为低电平ENDIF;ENDIF;8ENDPROCESSP_REG;P_DIV:PROCESS(__________)VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2_______;--如果溢出标志信号FULL为高电平,D触发器输出取反IFCNT2='1'THENFOUT<='1';ELSEFOUT<='0';ENDIF;ENDIF;ENDPROCESSP_DIV;END
7、one;四、用VHDL语言写出下面符号的实体(ENTITY)描述。(6分)1、2、五、判断下面程序中是否有错误,若有错误请改正;(6分)1、SIGNALA,EN:STD_LOGIC;PROCESS(A,EN)VARIABLEB:STD_LOGIC;BEGINIFEN=‘1’THENB<=A;END;8ENDPROCESS;2、ARCHITECTUREONEOFSAMPLEISVARIABLEA,B,C:INTEGER;BEGINC<=A+B;END;六、根据给出程序画
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