并行高效bch译码器设计及fpga实现

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1、并行高效BCH译码器设计及FPGA实现摘要:针对并行bch译码器的特点,采用异或门实现有限域上常系数乘法,从而降低硬件复杂度。先计算部分错误位置多项式,再根据仿射多项式和格雷码理论,进行逻辑运算得到剩余的错误位置多项式,从而减少了系统所占用的资源。在现场可编程门阵列(fpga)开发软件ise10.1上进行了时序仿真,验证了该算法时间和空间的高效性。关键词:现场可编程门阵列;bch译码器;仿射多项式;格雷码designandfpgaimplementationofparallelhighefficien

2、cybchdecoderzhangxiangxian*,yangtao,weidongmei,xiangling(schoolofinformationengineering,southwestuniversityofscienceandtechnology,mianyangsichuan621010,china)abstract:accordingtothecharacteristicsofparallelbchdecoder,themultiplicationofconstantco

3、efficientinfinitefieldwasrealizedbyusingxorgatestoreducehardwarecomplexity.thepartoftheerrorlocationpolynomialwascalculated,andthentheremainingerrorlocationpolynomialcouldbeobtainedusingthetheoryofaffinepolynomialandgraycode.theproposedalgorithmreducesthe

4、systemresourcesoccupied.throughtimingsimulationonfieldprogrammablegatearray(fpga)sdevelopmentsoftwareise10.1,thehighefficiencyofthealgorithmontimeandspacehasgotverified.keywords:fieldprogrammablegatearray(fpga);bchdecoder;affinepolynomial;graycode0引言

5、bch(bose,chaudhuriandhocquenghem)码是一类重要的循环码,能纠正多个随机错误,具有构造方便、编码简单、纠错能力强等特点,在编码理论中具有重要地位。采用硬件实现译码过程,要求译码方法综合考虑到运算速度和占用的资源面积。目前已有的采用并行方式实现bch译码器存在占用资源多等不足。金婕等[1]提出的并行bch译码器结构要依靠时钟进行同步且部分运算需要多个周期。孙怡等[2]用并行方式实现时要用到多个flex10k芯片。本文介绍一种改进的并行bch译码器设计方法,在现场

6、可编程门阵列(fieldprogrammablegatearray,fpga)中采用少量异或门实现有限域常系数乘法运算,硬件复杂度低,占用资源少,结合仿射多项式与格雷码,使用扩展的并行钱(chien)搜索方法,分两步计算错误位置多项式,能大大减少系统所占用的资源。