华科计算机数字逻辑实验报告 d触发器设计

《华科计算机数字逻辑实验报告 d触发器设计》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、实验名称：D触发器设计专业班级：学号：姓名：同组成员：指导教师：报告日期：2013.6.111、系统需求PC个人计算机ISE14.2软件D.V文件D.UCF文件USB下载线Adept软件开发板Basys22、实验内容：用电平异步时序逻辑电路，实现上升沿触发的D触发器(无空翻).需要一个复位信号RESET,和一个置位信号RET,均为低电平有效.接线：输入信号：D--------接板子上SW0（FPGA内部“p11”）；;CP-------接FPGA内部“B8”(50MHz);RESET-----L3；SET-----K3；输出信号：Q---------接板子上灯ld0（FPGA内部“

2、m5”）；Q（非）----M11；3、实验目的:当你完成整个项目之后,你将学会以下的功能.（1）利用ISE14.2的软件开启一个Spartan3E的项目.（2）撰写一个简单的Schematic原理图,利用语法检查器(SyntaxCheck)来修正语法的错误（3）产生测试模板(TestBench)来辅助你的设计.（4）加入系统所需的Constraints文件.(UCFfile)（5）完成整个设计流程.并产生D.bit文件。（6）利用Adept软件来烧录D.bit文件到FPGA.4、实验过程4.1verilog代码`timescale1ns/1psmoduleD3(inputd,inp

3、utclk,inputset,inputreset,outputq,outputqn);regqt,qnt;always@(posedgeclkornegedgesetornegedgereset)beginif(!reset)beginqt<=0;//异步清0，低电平有效qnt<=1;endelseif(!set)beginqt<=1;//异步置1，低电平有效qnt<=0;endelsebeginqt<=d;qnt<=~d;endendassignq=qt;assignqn=qnt;endmodule4.2设计仿真4.2.1编辑激励：`timescale1ns/1ps`modul

4、etest;//Inputsregd;regclk;regset;regreset;//Outputswireq;wireqn;//InstantiatetheUnitUnderTest(UUT)D3uut(.d(d),.clk(clk),.set(set),.reset(reset),.q(q),.qn(qn));always#20clk=~clk;always#10d={$random}%2;alwaysbegin#100set=1'b0;#10set=1'b1;endalwaysbegin#200reset=1'b0;#10reset=1'b1;endinitialbegin

5、//InitializeInputsd=0;clk=0;set=1;reset=1;//Wait800nsforglobalresettofinish#800;//AddstimulushereEndEndmodule4.2．2仿真模拟图图1：仿真结果4.3创建约束Ucf文件内容：#CreatedbyConstraintsEditor(xc3s100e-cp132-4)-2013/06/01NET"clk"TNM_NET="clk";TIMESPECTS_clk=PERIOD"clk"20nsHIGH50%;#PlanAheadGeneratedphysicalconstraint

6、sNET"clk"LOC=B8;NET"d"LOC=P11;NET"q"LOC=M5;NET"qn"LOC=M11;NET"reset"LOC=L3;NET"set"LOC=K3;4.4下载到板子5.感想没有用原理图方式做，因为在仿真时怎么都过不了，所以就用verilog做了。就觉得语法规则还不熟悉，但是思路比较简单，因为逻辑功能都知道了。后来看别人用原理图做出来了，其实只要图画出来就行了，激励的编辑可能开始一些语法有错误。