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1、第26卷第5期杭州电子科技大学学报Vol.26,No.52006年10月JournalofHangzhouDianziUniversityOct.2006Δ∑模数转换器中数字抽取滤波器的设计蔡 友,韩 雁(浙江大学微电子与光电子研究所,浙江杭州310027)摘要:抽取滤波器是过采样模数转换器中的重要组成部分。低字率、高采样频率的数字调制信号被转换成高字率、奈奎斯特频率采样的信号。该文介绍了应用于不同过采样率的通用数字抽取滤波器的设计,适用于一阶到七阶的Δ∑调制器,输入字长从1bit到32bit。设计和实现了一个过采样率为256的数字抽取
2、滤波器,应用于三阶级联的Δ∑调制器。该抽取滤波器包括:级联积分梳状滤波器、补偿滤波器和一个窄带有限冲击响应半带滤波器。滤波器系数都采用CSD(CanonicSignedDigit)码实现。多级多采样率信号处理电路被用来实现补偿和半带滤波。整个滤波器经过了FPGA验证,输出正弦波的信噪比达到了110dB。关键词:过采样;信噪比;补偿滤波器中图分类号:TN401 文献标识码:A 文章编号:1001-9146(2006)05-0081-050 引 言Δ∑过采样模数转换器的应用非常广泛,特别是在信号处理应用中,例如数字音频接收机
3、、数字音[1]频录音机等。前端的调制器将量化噪声搬移到高频段,后端的数字抽取滤波器再将高频噪声滤除。数字抽取滤波器的性能在整个Δ∑模数转换器中起着非常重要的作用。人们在降低功耗、减小面积并[2、3]且提高数字抽取滤波器速度方面已经做了很大的努力。T.Saramaki和H.Tenhunen提出一种高性[4]能、容易小面积集成、线性相位FIR抽取滤波器结构。Goodman和Carey指出仔细选择半带滤波器的系数能有效减少硬件实现。本文提出了一个设计并实现低功耗和小面积的数字抽取滤波器的方法。该数字抽取滤波器由多级组成,级联积分梳状(Casc
4、aded-Integrated-Comb,CIC)滤波器作为第一级,补偿滤波器作为第二级(同时将采样率降低两倍),后级的都是半带滤波器,它们被用来将带外噪声全部滤除掉,并将采样率降低到奈奎斯特频率。补偿和半带滤波器的系数用CSD码实现。在CSD码的基础上,本文还提出能够进一步降低功耗和面积的方法来实现补偿滤波器、半带滤波器以及其它非整系数滤波器。1 数字抽取滤波器结构为了将高采样率的信号降低到奈奎斯特采样频率,多级结构是最佳选择。对过采率R,可以被分解N为M×2(R、M、N均为整数),级联积分梳状(CIC)滤波器将采样率降低M倍,半带滤
5、波器将采样率降低N2倍。半带滤波器的个数必须足以把CIC滤波器没有滤除的带外噪声全部滤除。CIC滤波器有如下的[5]特点:每一级的字长必须是递增的。输出字长Bmax由给出:RcicBmax=ceil(L×log2)+Bin(1)Bin是数字抽取滤波器的输入字长,Rcic是CIC滤波器实现的采样率降低的倍数,L是CIC滤波器的级联级数。通常L取值为2到8,对应Δ∑调制器阶数从一到七阶。如图1所示,CIC滤波器由8个级联的积分器和8个级联的微分器组成,每个积分器和微分器的前面都用了一个二选一选择器来选择前一级的输出信号是否经过该级。在图1中
6、,用了8个控制信号f1到f8,来控制每个积分器和微分器前面收稿日期:2006-09-30作者简介:蔡 友(1982-),男,四川成都人,在读研究生,数模混合集成电路设计. 杭州电子科技大学学报 822006年的选择器。为了保证系统的高时钟频率,通常在每级微分器之间假如流水线结构的D触发器,以减短每级微分器之间的关键路径。流水线微分器结构中,两个D触发器之间只有一个减法器。这种CIC滤图1 级联积分梳状滤波器(一到八阶)Rcic波器结构可以实现上万倍的过采样率,通常从8倍到16384倍。可以
7、用L×log2来计算输出字长的增Rcicmin8加。最小字长增加为Bincmin=Lmin×log2=2×log2=6bits。最大字长增加为数为3阶,输出BincmaxRcicmax=Lmax×log2(Lmax为8,Rcicmax为16384)。对256倍的过采样率来说,可以被分解为16×2×2×2×2,32×2×2×2,64×2×2,128×2或其他形式(2倍的降采样通常用半带滤波器实现)。整个滤波器的级数通常不超过四级,级数多了因用到的时钟会很多而难以实现。前端调制器的阶字长如果是2bit,要求抽取滤波器输出字长为18bit,那
8、么字长增加16bit。CIC滤波器的级联级数L与调治器的阶数M满足:L=M+1。所以CIC滤波器级联级数L取4。由式1可知,CIC滤波器实现的降采样倍数Rcic至少Rcic16为16。(Binc=L×log
