【爱考宝典】常考知识点总结 cache、io

【爱考宝典】常考知识点总结 cache、io

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1、最近老有同学反应有一些知识点理解的不太透彻,小编总结了一下,给同学们加深一下理解和记忆。。。 高速缓冲存储器(Cache)随着CPU时钟速率的不断提高,当它访问低速存储器时,不得不插入等待周期,这就明显降低了高速CPU的效率。为了与CPU的速率相匹配,可以采用高速存储器,但它的成本很高,用来组成大容量的主存储器很不经济。成本较低的存储器适宜制作大容量的主存储器,但是速度过低。为了折中地解决速率与成本两者之间的矛盾,兼顾高速与低成本各自的优势,在现代微机系统中,采用了高速缓冲存储器cache技术。cache通常采用与CPU同样的半导体材料制成,速度一般比主存高5

2、倍左右。由于其高速而高价,故容量通常较小,一般为几KB到几十KB,仅用来保存主存中最经常用到的一部分内容的副本。统计表明,利用一级cache,可使存储器的存取速度提高4~10倍。当速度差更大时,可采用多级cache。目前大多数PC的高速缓存都分为两个级别:L1cache和L2cache。L1cache集成在CPU芯片内,时钟周期与CPU相同;L2cache通常封装在CPU芯片之外,采用SRAM芯片,时钟周期比CPU慢一半或更低。就容量而言,L2cache的容量通常比L1cache大一个数量级以上,从几百KB到几千KB不等。80486CPU芯片内有8KB的cac

3、he,存放程序和数据,并支持L2cache。cache在微机系统中的位置如下图所示。 cache在微机系统中的位置cache的工作原理 在CPU的所有操作中,访问内存是最频繁的操作。由于一般微机中的主存储器主要由MOS型动态RAM构成,其工作速度比CPU低一个数量级,加上CPU的所有访问都要通过总线这个瓶颈,所以,缩短存储器的访问时间是提高计算机速度的关键。采用在CPU和内存之间加进高速缓冲存储器cache的办法较好地解决了这一问题。所谓“cache”原意是指勘探人员的藏物处,这里引申为“高速缓存”。在保证系统性能价格比的前提下,使用速度与CPU相当的SRAM

4、芯片组成小容量的高速缓存器,使用低价格、小体积能提供更大存储空间的DRAM芯片(或内存条)组成主存储器。下面,以取指为例对cache的工作原理进行说明。命中率是高速缓存子系统操作有效性的一种测度,它被定义为高速缓存命中次数与存储器访问总次数之比,用百分率来表示,即例如,若高速缓存的命中率为92%,则意味着CPU可用92%的总线周期从高速缓存中读取数据。换句话说,仅有8%的存储器访问是对主存储器子系统进行的。假设经过前面的操作cache中已保存了一个指令序列,当CPU按地址再次取指时,cache控制器会先分析地址,看其是否已在cache中,若在,则立即取来,否则

5、,再去访问内存。因为大多数程序有一个共同特点,即在第一次访问了某个存储区域后,还要重复访问这个区域。CPU第一次访问低速DRAM时,要插入等待周期。当CPU进行第一次访问时,也把数据存到高速缓存区。因此,当CPU再访问这一区域时,CPU就可以直接访问高速缓存区,而不访问低速主存储器。因为高速缓存器容量远小于低速大容量主存储器,所以它不可能包含后者的所有信息。当高速缓存区内容已装满时,需要存储新的低速主存储器位置上的内容,以代替旧位置上的内容。高速缓存器的设计目标是使CPU访问尽可能在高速缓存器中进行,其工作原理如下图所示。cahce的工作原理图cache的读/

6、写策略 这里讲述的读/写策略依然是针对CPU对存储器的读/写访问的,即cache读操作实际上是CPU读存储器,cache写操作实际上是CPU写存储器。在cache中应尽量存放CPU最近一直在使用的数据。当cache装满后,可将长期不用的数据删除,以提高cache的使用效率。为保持cache中的数据与主存储器中的数据的一致性,同时避免CPU在读/写过程中遗失新数据,确保cache中更新过的数据不会因覆盖而消失,必须将cache中的数据及时更新并准确地反映到主存储器。这里涉及CPU、cache与主存储器三者之间的协调,使得读/写操作复杂化,从而也引入了一些新的方法

7、与专业术语。1.读策略 读策略又可分为以下两种。(1)贯穿读出式(lookthrough)  贯穿读出式的原理如下图所示。cahce贯穿读出式原理在这种方式下,cache位于CPU与主存之间,CPU对主存的所有数据请求都首先送到cache,由cache在自身查找。如果命中,则切断CPU对主存的请求,并将数据送出;如果未命中,则将数据请求传给主存。该方法的优点是降低了CPU对主存的请求次数,缺点是延迟了CPU对主存的访问时间。(2)旁路读出式(lookaside)在这种方式中,CPU发出数据请求,并不是单通道地穿过cache,而是向cache和主存同时发出请求。

8、由于cache速度更快,如果命中,则c

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