数字电子时钟实验报告2

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1、重庆大学光电工程学院系列课程实验报告本课程名称可编程逻辑电路技术实验学期2014年至2015第1学期学生所在学院光电工程学院年级12级专业班级光电信息02班学生姓名闫昊学号指导教师签名实验最终成绩重庆大学光电工程学院教学实验中心制实验题目数字电子钟实验实验时间2014年9月28日星期日实验地点主教1118实验成绩实验性质□验证性□设计性√综合性教师评语：□出勤率好□原理正确□方案合理□实验结果正确□回答问题正确□报告规范一、实验目的1、掌握VHDL程序的基本设计技巧。2、掌握各类计数器以及他们相连的设计方法。3、掌握VHDL的并行语句和顺序语句的设计方

2、法。4、掌握矩阵键盘原理和数码管动态显示方法。二、实验内容1、采用层次化设计方法，设计一个数字电子钟，能够正常进行时、分、秒计时，并用数码管显示计时结果。2、所设计的数字电子钟应具有校时功能。3、时、分、秒以及较时功能模块采用VHDL语言实现，顶层采用原理图输入方式，把时、分、秒以及较时功能模块按照一定的组合逻辑连接起来，组成数字电子时钟。二、实验原理图1.数字电子钟原理图实验原理上图所示，实验箱的标准信号源模块为计数器提供基准时钟，校准按键由矩阵键盘实现，显示用实验箱上面的8位数码管实现。在校时状况下，是对需要调整的时间模块进行计数，控制按键用来选择

3、是正常计数还是校准时间计数，并决定调整时、分、秒；置数按键按下时，表示相应的调整模块要加1，如需要对小时调整时，显示时间的LED管闪烁且当置数键按下时，相应的小时显示要加1,。三、使用仪器、器材(1)PC机一台，HP-FPGA11实验箱一套。(2)QuartusⅡ软件。四、实验步骤1、用文本输入法，实现时、分、秒以及较时功能，并生成实体图。2、利用生成的底层实体图，设计出数字电子时钟的顶层实体图。3、编译，绑定引脚，下载程序，通过实验箱验证程序的正确性。五、实验过程原始记录（数据、图标、计算等）秒计时模块的设计：LIBRARYIEEE;USEIEEE.

4、STD_LOGIC_1164.ALL;useieee.std_logic_unsigned.all;ENTITYSIXSECISPORT(CLK:INSTD_LOGIC;KONG:INSTD_LOGIC;OUTS:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUTG:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDSIXSEC;ARCHITECTUREbehOFSIXSECISSIGNALSHI,GE:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCO1:STD_L

5、OGIC;BEGINCO1<='1'when(SHI="0000"andGE="0000")else'0';CO<=(CO1ANDKONG);PROCESS(CLK)--时钟作用BEGINIFCLK'EVENTANDCLK='1'THENIFSHI="0101"THENIFGE="1001"THENSHI<="0000";GE<="0000";ELSEGE<=GE+1;ENDIF;ELSEIFGE="1001"THENSHI<=SHI+1;GE<="0000";ELSEGE<=GE+1;ENDIF;ENDIF;ENDIF;OUTS<=SHI;OUTG<

6、=GE;ENDPROCESS;ENDARCHITECTUREbeh;秒计数器器件图：秒计数器仿真：由图可知：当KONG为1时可产生进位信号，当KONG为0时进位信号被屏蔽。分计数模块VHDL程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;useieee.std_logic_unsigned.all;ENTITYSIXFENISPORT(CLK:INSTD_LOGIC;KONG:INSTD_LOGIC;ADDNUMBER:INSTD_LOGIC;OUTS:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OU

7、TG:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDSIXFEN;ARCHITECTUREbehOFSIXFENISSIGNALCLK1:STD_LOGIC;SIGNALCO1:STD_LOGIC;SIGNALCLK2:STD_LOGIC;SIGNALSHI,GE:STD_LOGIC_VECTOR(3DOWNTO0);BEGINCLK1<=CLKANDKONG;CLK2<=CLK1OR(NOTKONGANDADDNUMBER);CO1<='1'when(SHI="0000"andGE="0000")

8、else'0';CO<=CO1OR(NOTKONG);PROCESS(CLK2)--时钟作用B