雷达回波包络延迟模拟技术综述

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1、文章编号：1009-8119（2006）05-0036-03一种大动态范围高分辨率的脉冲延迟器设计李浩李加琪吴嗣亮(北京理工大学电子工程系，北京100081)摘要采用数字方法和模拟方法，设计一种大动态范围、高分辨率的脉冲延迟器，可以实现连续变化的脉冲延迟控制。该系统已经成功应用于某型雷达回波模拟器中，也适合于其它需要对输入脉冲延迟的场合，具有广泛的实用性和适用性。关键词雷达模拟器，距离延迟，脉冲延迟ALargeDynamicRange,HighResolutionPulseDelayCircuitDesignLiHaoL

2、iJiaqiWuSiliang(Dept.ofElectronicEngineering,BeijingInstituteofTechnology,Beijing100081)AbstractInthispaper,apulsedelaylinewithlargedynamicrangeandhighresolutionispresent.Notonlycanitbeusedtocontrolthedelayoftheradarsignalenvelopinradarsimulator,butalsoitcanbeuse

3、dinothersituationthatneedtocontrolthedelayofthepulse.KeywordsRadarsimulator，Distancedelay，Pulsedelay1引言雷达回波模拟器中，常常采用对雷达信号包络进行延迟的方法，实现距离延迟特性的模拟。脉冲延迟的方法可分为数字方法和模拟方法。数字方法采用计数器或存储器实现延迟控制，其缺点是无法满足高分辨率的要求；模拟方法采用专用的脉冲延迟器件实现延迟控制，其缺点是无法兼顾动态范围和分辨率的要求。本文提出的技术，综合采用了数字方法和模拟方法

4、，可以实现大动态范围和高精度的脉冲延迟控制，并满足延迟值连续变化的要求。2脉冲延迟的基本方法脉冲延迟的基本方法主要分为计数器法、存储器法和数控延迟线法，以下分别对这些方法进行详细分析。（1）计数器法原理　计数器法的核心是设计一个计数器，该计数器在输入脉冲上升沿到达时清零，并开始计数，当计数时间等于延迟时间时，输出一个时钟周期宽度的正脉冲后，停止计数，直到被下一个输入脉冲上升沿清零。当延迟时间大于脉冲重复周期PRT时，需要采用多个计数器联合计数。此时根据计数器之间的关系又可以分为并联和级联两种方法，其中并联方法便于控制，因

5、此本文只介绍并联方法。一般来说，所需计数器的个数N和最大延迟时间，脉冲重复周期PRT之间应该满足(1)例如PRT为15，为40，则需要三个计数器并联。如图1所示，输入脉冲轮番触发计数器1，2，3进行计数，计数值分别输入到比较器1，2，3的一端，和延迟值进行比较，如果等于延迟值，则输出正脉冲；三个比较器的输出相或后作为最终输出脉冲。图1多计数器并联实现延迟性能　计数器法可以由基本的组合逻辑和时序逻辑单元实现。在延迟值较小时，具有实现简单的优点。但当延迟的动态范围要求很大时，由式可知需要的计数器数目很大，使得控制和实现难度很

6、大；且其延迟分辨率受限于计数器时钟，分辨率无法做得很高。（2）存储器法与计数器法类似，存储器法也是采用时钟对输入脉冲进行采样，但它利用存储器解决了计数器法动态范围小的问题。存储器法的电路组成如图2所示：图2存储器法进行延迟控制原理　采用高速时钟对输入脉冲采样，并把采样结果存储在FIFO中，同时通过延迟控制模块对FIFO的输出进行控制，生成所需脉冲。FIFO的深度取决于最大延迟量。延迟控制模块完成以下控制：当写入FIFO的数据时间长度等于延迟值时，开始使FIFO读信号，直到FIFO中的数据被读空。FIFO的输出即为延迟后脉

7、冲。为了实现延迟值连续可变的脉冲延迟控制，应该采用两路FIFO轮流对输入脉冲进行延迟。当延迟值更新时，切换FIFO，且两路FIFO的输出相或后作为最终输出脉冲。通过严格设计“输入切换控制”模块的时序，可以实现两路FIFO无缝连接，完成输入脉冲的延迟控制。性能　相对于计数器法，存储器法突出的优点是只需增大存储器容量，便可以实现大动态范围的延迟模拟。当然，付出的代价是需要占用一定的存储器资源。计算表明，这个代价是可以接受的。例如，需要进行最大距离50千米（对应延迟时间333），分辨率1.5米（对应延迟时间10ns）的距离延迟

8、模拟时，可以计算出所需存储器容量不到70kbit，目前很多FPGA提供的内部存储器完全可以满足其容量要求。存储器法的不足之处是分辨率仍然受限于时钟频率，不适合要求高分辨率的场合。（３）数控延迟线法原理　采用数控延迟线，可以精确的实现脉冲延迟。以AnalogDevice公司的AD9501为例，其内部结构示意图如图3所示