多功能时钟详细设计说明书

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1、数字钟详细设计说明书1引言1.1编写目的本概要设计说明书是针对电子实习的课程作业而编写.目的是对选题进行总体设计,在明确系统需求的基础上划分系统的功能模块,进行系统开发的分工,明确各模块间的接口,为进行后面的详细设计和实现作准备.本概要设计说明书的预期读者为本项目小组的成员以及对该选题感兴趣的同学和指导老师。1.2背景a．实践题目的名称：基于VHDL语言的数字钟设计（年、月、日、时、分、秒、秒表、闹铃）。b．本项目的任务提出者、开发者、用户和实现该设计的环境：基于VHDL硬件描述语言的数字钟设计在window2000操作系统下，基于VHDL硬件描述语言，运用MAX

2、PLUS2软件及CPLD软件下载，试验板为CPLDEE—4系列实验开发系统，仿真芯片用AlteraFLEX10K系列的EP1K100QC208-3。由于这是一个在实验室环境下完成的课程设计，预期的用户是数字钟设计的爱好者。1.3定义Clr：时间清零：P94Clr+Sclock：秒表清零：P94+P96Clr+Data：年月日初始化：P94+P97Clock：闹钟显示：P95Sclock：秒表显示：P967Data：年月日显示：P97H_add：调整时间（小时）：P99M_add：调整时间（分钟）：P100Clock+hclock：调整闹钟小时：P95+P101Cl

3、ock+hclock：调整闹钟分钟：P95+P102Pause：秒表暂停：P96+P103Data+hclock：调整年：P97+P101Data+mclock：调整月：P97+P102Data+pause：调整日：P97+P1031.4参考资料【1】、付惠生.复杂可编程逻辑器件与应用设计，中国矿业大学出版社，2003【2】、曾繁泰，陈美金.VHDL程序设计，清华大学出版社，2000【3】、王小军.VHDL简明教程，清华大学出版社，19982所设计系统的结构模块名称功能模块1P1时钟CLK模块2P2秒的设置模块3P3分钟的设置模块4P4小时的设置模块5P5毫秒计数

4、器模块6P6秒计数器模块7P7设置闹钟模块8P8闹钟蜂鸣模块9P9闰年，平年的判定7模块10P10年月日的显示与设置模块11P11动态扫描模块12P12选择对应的位BCD模块13——年第一位译码模块14——年第二位译码模块15——年第三位译码模块16——年第四位译码模块17——SEG3--SEG6段7段译码器模块18——SEG7--SEG10段7段译码器3模块（标识符）设计说明3.1模块描述数字钟的初始值为：时间：00时00分00妙闹钟：0时0分秒表：0毫秒年月日：2000年01月01日1.时间模块：输入：P99：调整小时；P100：调整分钟输出：时、分、秒调整了

5、时间后，显示时间时、分、秒2、闹钟模块输入：P95：时间闹钟切换；调整闹钟小时：P95+P101；调整闹钟分钟：P95+P102输出：闹钟时、分73、秒表模块输入：P96：时间秒表切换，P103键暂停输出：秒表时间4、日历模块输入：P97：时间/日历切换；P97+P101：调整年；P97+P102：调整月；P97+P103：调整日输出：显示日历年、月、日3.2功能用VHDL设计一个多功能数字钟，包含以下主要功能：1．时间：显示及校时，时间为24小时制2．日历：显示年月日，及设定功能；3．秒表：启动/停止/保持显示/清零；4．闹钟：设定闹钟时间，由蜂鸣器闹铃。当闹钟

6、时间到达，蜂鸣器闹铃时，可以按下P95’Clock’按钮关闭蜂鸣器；年月日自动计算闰年及每个月的天数。（二）输入输出界面输入：系统时钟输入，9个按键输出：8位7段码，8个LED，一个蜂鸣器（三）仿真实验条件要求试验板为CPLDEE—4系列实验开发系统，仿真芯片用AlteraFLEX10K系列的EP1K100QC208-3。大部分仿真在计算机上用Maxplus和下载软件CPLD完成。当认为运行比较理想时，按照的管脚定义，分配好管脚，编译成可下载的文件，做下载试验。73.3性能本数字钟采用实验板上提供的40MHz晶振提供振荡频率，按分频得1000Hz作毫秒信号完成秒表

7、功能，分频得1Hz做时钟信号；所以本数字钟的精度是比较高的。具有时间的显示、闹钟、秒表及年月日显示与调整的功能。对一般的数字钟而言，这样的功能是比较完善的。在灵活性方面，调整也都比较方便，简单易用。3.4输人项本数字钟有九个输入按键。九个按键从左到右为：P94，P95，P96,P97，P99，P100，P101，P102，P103功能在不同模式下定义不同：Clr：时间清零：P94Clr+Sclock：秒表清零：P94+P96Clr+Data：年月日初始化：P94+P97Clock：闹钟显示：P95Sclock：秒表显示：P96Data：年月日显示：P97H_add

8、：调整时间