雷达对抗技术实验指导书

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1、《雷达对抗技术》实验指导书桂林电子科技大学信息与通信学院信息对抗教研室40目录实验一基于FPGA雷达信号产生……………………………………………………3实验二基于FPGA实现脉冲参数测量……………………………………………………13实验三基于Simulink技术的噪声调幅干扰仿真……………………………………………………1940实验一基于FPGA雷达信号产生一、实验目的熟悉FPGA的数字系统设计的设计步骤，使用QuartusII软件开发平台设计雷达信号发生器。二、实验设备1、计算机2、FPGA开发板三、实验内容1.熟悉F

2、PGA的开发流程；2.基于FPGA实现雷达信号产生。四、实验要求1、预习要求（1）熟悉QuartusII软件开发流程及主要工具；（2）熟悉Verilog硬件描述语言或原理图设计方法；（3）了解雷达系统常用的信号形式。2、课后要求按照实验内容和实验步骤完成实验内容，课后完成实验报告。五、信号发生器的原理信号发生器在通信系统、雷达系统、测试系统等方面得到广泛应用。本实验基于FPGA技术设计信号发生器。信号发生器设计原理如下图：图1信号发生器的设计原理40本实验是在QuartusII软件开发平台上设计的。主要有PLL(P

3、haseLockedLoop)锁相环、加法器、寄存器、ROM（ROM:1-PORT）、多路选择器这五个部份组成。其中PLL(PhaseLockedLoop)锁相环、ROM的定制（ROM:1-PORT）和多路选择器是通过Tools中的MegaWizardPlug-InManager…定制的。定制器件的过程所使用的是VerilogHDL语言。同样的，加法器、寄存器的文本设计输入也是采用VerilogHDL语言。经过综合、适配、仿真之后下载到开发板中实现波形数据的输出（经I/O口输出）。信号发生器的电路图如图2所示。由于

4、开发板中的提供的是50MHz的频率，因此，如果需要运行在更高的频率，则需要在设计输入中定制PLL(PhaseLockedLoop)锁相环,达到倍频的目标，使工程工作在更好频率中。图2信号发生器的原理图加法器周期性地把被加数augend[31..0]累加到加数addend[31..0]上，而被加数augend[31..0]的大小可以由控制字Fword来控制，因为被加数augend[31..0]中的augend[25..16]连接到Fword，而被加数augend的高6位augend[31..26]置为0，低16位置为

5、1。被加数augend[31..0]的32位的接法如图3所示：40图3被加数augend[31..0]的32位的接法通过设置Fword[25..16]的大小，可以改变被加数augend[31..0]的大小。从而改变累加到加数addend[31..0]速度。当Fword[25..16]越大时，被加数augend[31..0]这一常量变得越大了，所以累加到addend[31..0]上的速度也越快了，addend[31..0]就变化得越来越快。然而加数addend上的addend[29..20]这10个位被接到了ROM（

6、ROM:1-PORT）中的地址端address[9..0]。当加数addend变化得越来越快时，相应地addend[29..20]也就变化得越来越快，即ROM（ROM:1-PORT）的地址address[9..0]变化得越来越快，从而输出的波形数据的速度也就越来越快，从示波器中显示出来的波形的频率也就越来越大，即周期变得越来越小了。反之，输出波形的频率变小了。从而，通过控制字Fword[25..16]达到任意改变输出波形的频率的目的。六、实验步骤信号发生器的设计流程图解：1、建立一个工程（1）首先在桌面新建一个文件

7、夹，命名为“信号发生器”。（2）用QuartusII建立一个工程：①打开“File”下的“NewProjectWizard…”并点击Next，如图4（a）、4（b）所示；40图4（a）图4（b）②找到刚才建立的文件夹“信号发生器”作为存储路径，并给工程命名为“BoXing”，同时顶层文件的名称要和工程名“BoXing”一致，并点击Next，如图5所示。图5工程命名③点Next。④芯片的选择，如图6所示。选择Altera公司的CycloneII系列芯片中的EP2C5T144C8N这款FPGA。要想快速地选择Devic

8、e，则需要对“Showin’Availabledevice’list”一项进行设置，可以通过封闭package、管脚数目Pin_count、速度等级Speed_grade缩小选择的范围，以快速地找到自己要选择的芯片EP2C5T144C8N。图6芯片的选择40点击Next，FPGA芯片EP2C5T144C8N就选择好了。⑤下一个窗口可以不进行设置，点Next。