5.12正弦信号发生器

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1、5.12.正弦信号发生器程序设计与仿真实验1实验目的熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。2实验原理正弦信号发生器的结构由3部分组成，数据计数器或地址发生器、数据ROM和D/A。性能良好的正弦信号发生器的设计，要求此3部分具有高速性能，且数据ROM在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。图5.12.1所示是此信号发生器结构图，顶层文件在FPGA中实现，包含2个部分：ROM的地址信号发生器由5位计数器担任，和正弦数据ROM，其原理图如图5.12.2所示。据此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层

2、是FPGA中的EAB或ESB等。地址发生器的时钟CLK的输入频率f0与每周期的波形数据点数（在此选择64点）以及D/A输出的频率f的关系是：波形输出图5.12.1正弦信号发生器结构图图5.12.2正弦信号发生器原理图3实验内容在QuartusII上完成正弦信号发生器设计，包括仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测，包括SignalTapII测试、FPGA中ROM的在系统数据读写测试和利用示波器测试。最后完成EPCS1配置器件的编程。4原理图的建立与仿真(1)为此工程建立文件夹，文件夹名为zxb(2)建立原理图文件,单击File→New→Bloc

3、kDiagram/Schematicfile→OK，弹出原理图窗口如图5.12.3所示，220图5.12.3原理图建立窗口(3)双击原理图窗口的任意处弹出如图5.12.4窗口，在窗口的Name处输入input（输入节点），点击ok，然后保存,文件名为cnt.暂不创建工程。220图5.12.4原理图输入窗口(4)创建工程与前面的实验方法相同。创建好工程后如下图所示。（5）六位二进制计数器原理图的生成方法①建立VHDL语言的原理图，220单击工具栏的File→New→VHDLFile→OK，弹出源程序输入窗口，将源程序写入。源程序如下：LIBRARYIEEE;USEIEEE.STD_

4、LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6bISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDCNT6b;ARCHITECTUREbehavOFCNT6bISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(5DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--计数器异步复位ELSIFCLK'EVENTANDCLK='1'THEN

5、--检测时钟上升沿IFEN='1'THEN--检测是否允许计数（同步使能）CQI:=CQI+1;--允许计数ENDIF;ENDIF;CQ<=CQI;ENDPROCESS;ENDbehav;②存盘，命名为cnt6b。③生成原理图单击工具栏的File→CredteUpdate→CreateSymbolFilesforCurrentFile。此处要等待一点时间，检查原代码是否正确，若没问题将弹出原理图建立成功的提示如图5.12.5所示。图5.12.5原理图建立成功提示④双击已创建的cnt原理图窗口弹出图5.12.6窗口,单击窗口左上脚Project即可看到刚才建好的CNT6b工程文件,

6、用鼠标左键选择CNT6b，再单击ok即可将cnt6原理图模块调入原理图窗口。220图5.12.6调出已建好的CNT6b工程文件（6）定制LPM_ROM元件Altera器件提供了一系列宏功能模块，即可调用参数化库模块LPM（LibraryParameterizedModules），供设计者使用，如片上存储器、DSP模块、LVDS驱动器、嵌入式PLL及SERDES和DDIO电路等。这些模块的应用主要是为了提高EDA电路设计的效率和可靠性。设计者只要根据实际电路的设计需要，选择LPM库中的适当模块，为其设定适当的参数，便可以满足自己的设计指标，从而成功地达到优秀电子工程师的设计成果。l

7、pm_ROM有5组信号：地址信号address[];数据信号q[];时钟信号inclock、outclock;允许信号memenable.其参数是可以设定的。由于ROM是只读存贮器，它的数据口是单向的输出端口，数据是在对FPGA现场配置时，通过配置文件一起写入存储单元的。①单击File→New→Hexadecimal[lntel-Fmat]File]（16进制格式），选择好存储器文件类型后，弹出图5.12.7窗口，将256改成64，单击OK进入下一个窗口如图5.12.8所示。在图