基于fpga的dds任意波形发生器说明书

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1、课程设计报告题目:学院:班级:学生（学号）:学生（姓名）:学生（学号）:学生（姓名）:31摘要DDS采用全数字技术，并从相位角度出发进行频率合成，DDS的设计大多是应用HDL对其进行逻辑描述，整个设计可以实现参数改变和设计移植。利用时钟信号作为地址计数器的计数时钟，地址计数器的输出作为波形存储器的扫描地址，波形存储器输出相应地址的数字幅度序列，再经过数模转换成模拟阶梯波形，最后通过低通滤波器平滑滤波得到最后的输出波形本文所设计的内容就是基于Altera公司的现场可编程门阵列（FPGA）实现数字信号发生器的设计，FPGA具有密度高，功耗低，体积小，可靠性高等特点，设计时可以不必过多考虑具体

2、硬件连接；本设计中应用Verilog硬件描述语言进行描述，使该数字信号发生器可以产生正弦波、方波、三角波、锯齿波四个独立的波形，并能对所产生的四种波形的频率和进行调节。设计输出频率范围是1kHz—10kHz，步进是1KHZ，测量的结果在数码管上显示。关键词：FPGADDS相位累加ROM表Verilog31目录i.课程设计目的  ••••••••••••••••••••••••• 4ii.设计任务与要求•••••••••••••••••••••••• 4iii.方案设计与论证 ••••••••••••••••••••••••5iv.单元电路设计与参数计算 ••••••••••••••••9

3、v.遇到问题的解决方法•••••••••••••••••••• 17vi.结论与心得 ••••••••••••••••••••••••••• 18vii.参考文献••••••••••••••••••••••••••••• 1831题目：波形发生器一、课程设计目的1)巩固和加深所学数字电子技术课程的基本知识，提高综合运用所学知识的能力；2)提高独立解决工程实际问题的能力3）培养学习能力，掌握FPGA设计的方法和技巧。掌握verilog语言。4）调试电路，发现问题。解决问题。二、设计任务与要求1、显示学号2.根据按键输出波形具体要求：1、采用数码管显示2、循环显示2个人的学号后四位3、根据开

4、关输入不同，分别输出正弦波、方波、三角波(频率=1KHz)4、根据按键改变频率(频率变化范围:1KHz-10KHz，每次频率变化1KHz)5、输出频率在数码管上显示三、方案设计与论证一、学号循环变化的实现：方案一：采用计数器计数，分别控制四个数码管移位循环显示优点：方案简单，容易实现。31方案二：直接给数码管赋值显示学号，设计时钟频率，控制跳变。我们选择方案一。开发板硬件结构如上图所示。二、波形变化及频率变换的实现：方案一：（一）总体方案实现及系统框图该设计以FPGA开发平台为核心，将各波形的幅值／相位量化数据存储在ROM内，按照设定频率，以相应频率控制字k为步进，对相位进行累加，以累加

5、相位值作为地址码读取存放在存储器内的波形数据，经D／A转换和幅度控制、滤波即可得到所需波形。波形发生器采取全数字化结构，用硬件描述语言Verilog设计实现其频率可调可显示。经开发平台的D／A转化和外加滤波整形处理波形数据，理论上能够实现任意频率的各种波形。31DDS电路一般由参考时钟、相位累加器、波形存储器、D/A转换器（DAC）和低通滤波器（LPF）组成[7]。其结构框图如图2.5所示。图2.5DDS基本结构框图其中，为参考时钟频率，为频率控制字，为相位累加器位数，为波形存储器位数，为波形存储器的数据位字长和D/A转换器位数。（二）直接数字频率合成技术原理DDS系统中的参考时钟通常由

6、一个高稳定度的晶体振荡器来产生，用来作为整个系统各个组成部分的同步时钟。频率控制字（FrequencyControlWord，FCW）实际上是二进制编码的相位增量值，它作为相位累加器的输入累加值。相位累加器由加法器和寄存器级联构成，它将寄存器的输出反馈到加法器的输入端实现累加的功能。在每一个时钟脉冲，相位累加器把频率字累加一次，累加器的输出相应增加一个步长的相位增量，由此可以看出，相位累加器的输出数据实质上是以31为步长的线性递增序列（在相位累加器产生溢出以前），它反映了合成信号的相位信息。相位累加器的输出与波形存储器的地址线相连，相当于对波形存储器进行查表，这样就可以把存储在波形存储器

7、中的信号抽样值（二进制编码值）查出。在系统时钟脉冲的作用下，相位累加器不停的累加，即不停的查表。波形存储器的输出数据送到D/A转换器，D/A转换器将数字量形式的波形幅度值转换成所要求合成频率的模拟量形式信号，从而将波形重新合成出来。若波形存储器中存放的是正弦波幅度量化数据，那么D/A转换器的输出是近似正弦波的阶梯波，还需要后级的低通平滑滤波器进一步抑制不必要的杂波就可以得到频谱比较纯净的正弦波信号。图2.6所示为DDS各个部分的输出