基于fpga的8位加法器技术

《基于fpga的8位加法器技术》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、大连理工大学基于FPGA的8位加法器设计学院（系）：软件学院专业：软件工程姓名：学号：姓名：学号：指导教师：评阅教师：完成日期：2014/6/12大连理工大学DalianUniversityofTechnology17/17摘要加法器是数字系统中的基本逻辑器件，可以直接实现加法操作，同时，也可通过组合构成实现减法器和硬件乘法器。加法器可随着是否有低位输入简单分为半加器和全加器。而多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器并行进位加法器通常比串行级联加法器占用更多的资源。随着

2、位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。而当今社会的FPGA也已经表现出了很大的性能潜力。它们支持深度可变的流水线结构，并且提供大量的并行计算资源，仅仅一个时钟周期内就可以完成非常复杂的功能，其中VHDL语言更是大放异彩，所以利用VHDL语言研究基于FPGA的加法器的实现对于电子硬件设计及其的理论发展的认识和理解具有重要意义，之后再利用ModelSim进行功能仿真波形截图与理论验证，在这些过程中让我们对FPGA有了更深刻的认识和全面的学习。关键词：FPGA；加法器；VHDL语言

3、；ModelSim；17/17目录摘要2设计原理4实现框图42.1四位加法器的实现框图42.2减小运算的延迟52.3八加法器的实现框图6设计过程63.1  设计思路63.2  四位二进制并行加法器的设计63.3  四位并行加法器波形7转换显示模块的设计84.1二进制转换成十进制并显示84.2二进制转十进制显示模块波形10动态显示模块的设计105.1动态显示的模块的实现105.2动态显示模块波形11八位加法器的设计126.1四位加法器级联成8位加法器126.2八位加法器波形13附录14Ucf约束实现14synplifypro软件实现综合15参考文献：1717/17设

4、计原理近加法器是数字系统中的基本逻辑器件。为了节省系统资源，减法器和硬件乘法器一般都由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度两方面的问题。如摘要所言，多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器的资源占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。而很多实验及事实向我们证明，4位二进制并行加法器和串行级联加法器占用几

5、乎相同的资源。这样，多位数加法器由4位二进制并行加法器级联构成是较好的折中选择。因此，8位加法器采用两个4位二进制并行加法器级联而成。实现框图2.1四位加法器的实现框图如下图所示，四位加法器采用四个一位全加器级连成串行进位加法器。图117/17其中CSA为一位全加器，A和B为加法器的输入位串，对于四位加法器则位宽为4位，D为加法器输出位串，位宽和输入位串相同，C为进位输入（Ci）或输出（Co）。2.2减小运算的延迟显然，对于上图的这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟相当大，运算效率低。由于运算的延迟主要是由进位延迟引起的，所以减少进位的

6、延迟对提高运算速度非常有效。采用下图所示方法，将进位中的迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟。这样便可大大减小运算的延迟，从而提高运算效率，实现高速运算。图2上图为四位加法器的超前进位的实现原理图，其中，G表示进位生成位串，与输入位宽相同，P表示进位传输位串，与输入位宽相同。其意义为：如G为1，则必定产生进位，若P为1，则向高位传输进位。当进行加法运算时，G=AandB，P=AorB；当进行减法运算时，G=Aand(notB)，P=Aor(notB)。根据上图可得到四位加法器的各级进位输出为：C0=G0orP0andCiC1

7、=G1orP1andCo=G1orP1andG0orP1andP0andCiC2=G2orP2andC1=G2orP2andG1orP2andP1andG0orP2andP1andP0andCiC3=G3orP3andC2=G3orP3andG2orP2andG1orP2andP1andG0orP2andP1andP0andCiCo=C3D=AandBandC=(Aand)Xor(AorB)XorC=GXorPXorC上式中and为与操作，or为或操作，not为非操作，Xor异或操作。17/172.3八加法器的实现框图8位加法器采用两个4位二进制并行加法器级联而成

8、。四位加法