powerpc处理器原理介绍费下载

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1、PowerPC处理器原理何宾2009.10PowerPC处理器原理本章主要介绍PowerPC405嵌入式处理器的结构，其主要内容包括：1)PowerPC处理器结构；2)PowerPC处理器的寄存器；3)PowerPC处理器I/O接口；4)PowrPC处理器的OCM控制器；5)PowerPC处理器的APU控制器。这几部分内容是PowerPC处理器基本原理的核心，也是设计人员使用PowerPC405嵌入式处理器进行SOPC设计的基础。PowerPC处理器结构PowerPC处理器为32位的PowerPC嵌入式环境体系结构（embeddedenvironmentarchit

2、ecture），该结构来源于PowerPC体系结构。Virtex-IIPro使用PowerPC405D5结构，Virtex-4使用PowerPC405F6结构。本章的处理器块（processorblcok）是指连接PPC405D5或者PPC405F6核，片上存储器逻辑（on-chipmemorylogic，OCM），辅助处理器单元(AuxiliaryProcessorUnit，APU)，相关逻辑和接口的处理器集合。PowerPC处理器结构PowerPC处理器结构所提供的软件模型保证了在实现PowerPC系列微处理器上的兼容要求。PowerPC体系结构定义的参数保证了

3、在应用程序级上的处理器实现上的兼容。PowerPC处理器结构PowerPC处理器体系结构概述PowerPC处理器是定点处理器，它与PowerPCUISA兼容。PowerPC405VEA和OEA支持大部分都可以用来实现PowerPC405Book-E的结构。图3.1给出了PowerPC处理器的结构图。PowerPC处理器结构PowerPC处理器体系结构概述PowerPC处理器结构PowerPC处理器体系结构概述1、中央处理单元(CPU)PowerPC处理器采用了5级流水，包括：取指，译码，执行，回写和加载回写；取指队列用于存放指令，由三部分组成：两个预取缓冲区和一个译

4、码缓冲区。取指和译码逻辑可以同时处理两条分支。PowerPC处理器有单线程(single-issue)执行单元，包含通用寄存器GPR，算术逻辑单元ALU和乘-加单元MAC。执行单元支持在硬件内所有的32位PowerPCUISA指令。不支持浮点操作。PowerPC处理器结构PowerPC处理器体系结构概述2、异常处理逻辑异常被分为两类：紧急的和非紧急的；PowerPC405处理用于处理异常（19种可能的异常），这些异常包括：错误条件，内部定时器，调试事件和外部中断控制器EIC接口。每一类异常都有保存/恢复寄存器。SRR0和SRR1用于非紧急中断，SRR2和SRR3用于

5、紧急中断。图3.1PowerPC处理器的内部结构PowerPC处理器结构PowerPC处理器体系结构概述3.存储器管理单元包括：1)转换4GB逻辑地址空间到物理地址空间；2)独立控制指令转换和保护，以及数据转换和保护；3)对TLB的奇偶检测和报告；4)使用转换机制进行页面级访问控制；5)软件控制的页面替换策略；6)为每个虚拟存储器区域的完全写入，缓冲能力，用户定义的0，保护和段（WIU0GE）存储属性控制；7)实模式下的32个128M空间的WIUOGE存储属性控制；适用区域的额外保护控制；TLB用于控制地址转换和保护。其工作原理MicroBlaze处理器的TLB基本

6、一致。PowerPC处理器结构PowerPC处理器体系结构概述4、指令和数据缓存PowerPC处理器通过指令缓存单元ICU和数据缓存单元DCU访问存储器。每个缓存单元包括：1)PLB主接口2)缓存阵列3)缓存控制器；对于CPU来说，对指令和数据缓存的命中是单周期的存储器访问。处理缓存缺失，就是通过PLB向其它PLB设备发出请求，比如外部存储器控制器。PowerPC处理器结构PowerPC处理器体系结构概述缓存控制器采用了最近使用的LRU的缓存行替换策略。即缓存行被填充时，最近经常访问的缓存行被保留，而其它均被替换。指令缓存的功能包括：16KB，双向级关联（2-way

7、setassociative）；奇偶检测和报告（只有Virtex-4）；每缓存行8字（32字节）；提取行缓冲区；提供了来自提取行缓冲区的取指命中；下一个顺序行的可编程预取到提取行缓冲区；非缓存指令的可编程预取：全行（8字）/半行（4字）；提取行满时，非阻塞访问。PowerPC处理器结构PowerPC处理器体系结构概述数据缓存的功能包括：1)16KB，双向级关联（2-waysetassociative）；2)奇偶检测和报告（只有Virtex-4）；3)每缓存行8字（32字节）；4)读、写线缓冲区；5)提供从/到线缓冲行的加载和存储命中；6)可编程的加载和存储缓存行