基于fpga的数字接收机的设计

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1、基于FPGA的数字接收机的设计　　摘要介绍了电子侦察用数字信道化接收机的设计思想，提出了FPGA具体实现结构。重点论述了采用多相滤波器实现信道化的原理和使用FPGA实现的方法，利用多相滤波器组实现接收机信道化，使得多个信道并行接收。　　【关键词】信道化多相滤波FPGA　　1引言　　在电子对抗中，一般对侦察接收机的要求有：宽带接收、高灵敏度和动态范围、短脉冲检测、同时信号的检测、高测频精度和频率分辨率。由于数字滤波器可以设计为线性相位和信道间统一的幅度增益，因而数字信道化接收机可以克服模拟接收机的很多缺点，可以获得很好的测频精确度以及不错的同时信号处理性能。在实际应用

2、中该方面表现为信道化技术。若按传统将N个单通道并行堆积起来处理，其成本和体积是不可接受的，本文提出的信道化技术是用多相滤波器组实现的。FPGA中有丰富的乘加器、存储器及数字信号处理算法IP核等资源，对多相滤波器组的实现有显著的优势。　　2多相滤波器组实现信道化原理　　软件无线电数字接收机的设计思想是：将宽带A/D和D/A变换器尽可能靠近天线，即把A/D和D/A从基带移到中频甚至射频，把接收到的模拟信号尽早数字化；然后用实时高速FPGA/DSP做A/D后的一系列处理，使无线电系统的各种功能通过软件进行定义。　　本设计多相滤波模块所用的滤波器组是多个有限冲激响应滤波器，

3、即每个通道的滤波器多相部分都是用FIR滤波器来实现的，因此在此设计FIR滤波器即可。　　多相滤波器模块采用的是FIR滤波器的直接型结构，结构有很多的延时线，且是分节进行的，这是它的基本结构，把每一节的输出加权累加，从而得到滤波器的输出。　　FIR滤波器的系统函数形式为：　　（1）　　相应地时域表达式为：　　（2）　　在本设计中，每个通道的FIR滤波器的阶数为8，即N=8。由上式可得出滤波器的输出序列y=（n），将其均表示为8个累加和的形式为：　　（3）　　经过推导可以得出此设计是先抽取后滤波的，从而大大降低了滤波部分的运算量，也降低了后续处理的压力。另外，gp（n2

4、T2）是滤波器hk（n1T1）的多相分量，阶数降为原来的1/D，而且后面用的是快速FFT算法，结合起来此设计大大降低了运算量，提高了实时处理能力，充分体现了信号处理的高效性。　　3系统设计与FPGA实现　　3.1系统软件设计　　软件设计思想是将输入信号经过抽取后分为两部分来分别进行处理，其中第一部分不变是原信号抽取后的结果，第二部分是原信号经过抽取后，经过一定的移位，再将其偶数列取反的结果。然后这两部分经过分析滤波器、IFFT、FFT和综合滤波器后得到两个部分的结果。最后是对结果的处理，第一部分产生的结果不做变化，将第二部分产生的结果相应的也要经过一定的移位，然后再

5、偶数列取反得到结果，最后综合为总的重构结果。　　3.2系统的FPGA实现　　本设计采用Xilinx的Virtex4系列器件中的xc4vsx55来实现其所有功能。　　FPGA的各模块采用VHDL语言描述，上图中各个模块的介绍如下：　　（1）时钟管理模块：在ISE中调用DCM模块，完成520MHz到2000MHz的转换，从而使后面全部的模块运行在采样率为fs=2000MHz下，由此控制全局的时钟。输入信号为按仿真需要在Matlab中自建的信号输入模块。　　（2）串并转换模块：串并转换是本设计的一个重要思想，它是数据流处理的常用手段。本设计用串并转换实现的是滤波器组中的抽

6、取部分，达到数据流分信道输入的要求。该设计用的是Virtex-5芯片中本身的ISERDES模块实现的串并转换。　　（3）多相滤波模块：本文的设计是将实现FIR滤波器的程序作为子模块，然后用VHDL语言建立16通道的多相滤波模块，其中调用FIR滤波器子模块来实现16通道的滤波。相应地，本设计中分析滤波器和综合滤波器部分均用此模块实现，不同的是滤波器系数的不同，这样也简化了设计。　　（4）由于DFT的计算量比较大，通常用FFT来实现DFT。在本设计中也是用FFT来实现的DFT滤波器组中的DFT部分。本设计实现的是16信道的滤波器组，所以这部分实现的是16点FFT运算。在

7、设计中采用的是按时间抽选的基2-FFT算法。　　4系统仿真　　系统整体仿真结果分析：　　本设计近似重构滤波器组的重构的总体框图中的各个模块的仿真结果验证了各个模块的正确性，现在通过本设计的总体框图来验证总体构思的正确以及程序的正确性。　　输入数据仍为频率为520MHz的单频信号，将数据输入到已经综合编译好的ISE程序中，再联合工具Modelsim一起进行仿真。将仿真结果数据存成一文件，调入到MATLAB中进行分析和处理。同样，相同的数据应用到MATLAB的重构程序中，从而可以得到MATLAB的理论输出。　　近似重构滤波器组在ISE中用VHDL语言实现后的输出结果