数字电路大型设计实验概要

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1、数电大型实验报告姓名：陈丽红班级：健理1402班学号：201424450202教师：金老师19一、4位数字频率计设计1.1设计题目设计一4位数字频率计，测量范围为0~9999Hz,假设被测信号为标准的方波信号。1.2设计思路下图所示为数字频率计的原理框图，对于数字频率计，我们采用“自顶向下”的设计方法。根据数字频率计的工作原理和设计方案，先绘制顶层设计原理图，再进行底层模块的设计。图1-1数字频率计原理框图1.3顶层设计和底层模块设计1.3.1顶层设计4位数字频率计的原理图中包括计数器CNT10、锁存器LATCH4、显示译码器LED7S、控制器CONTROL四种底层模块。4个十进制计

2、数器CNT10级联构成10000进制计数器，使数字频率计的测量范围在0000Hz~9999Hz。CNT10的输出送给锁存器LATCH4，LATCH4的输出再送给显示译码器LED7S。LED7S为阳级驱动的7段LED数码管。控制器CONTROL用来产生所需的清零信号clr、闸门信号cs、锁存信号le三种控制信号。具体的顶层原理图的设计连接如下图所示。19图1-24位数字频率计原理图1.3.2底层设计模块j十进制计数器模块CNT10(1)模块CNT10的VHDL代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsig

3、ned.all;entitycnt10isport(clk,clr,cs:instd_logic;qq:bufferstd_logic_vector(3downto0);co:outstd_logic);endcnt10;19architectureoneofcnt10isbeginprocess(clk,clr,cs)beginif(clr='1')thenqq<="0000";elsif(clk'eventandclk='1')thenif(cs='1')thenif(qq=9)thenqq<="0000";elseqq<=qq+1;endif;endif;endif;endpr

4、ocess;process(qq)beginif(qq=9)thenco<='0';elseco<='1';endif;endprocess;endone;(1)模块CNT10的简单说明CNT10模块为十进制加法计数器模块，具有计数、异步清零、计数使能、进位输出功能。清零信号clr可以使计数器在闸门信号cs有效前清零。计数使能由闸门信号cs控制，当cs高电平时，闸门开通，被测信号通过闸门送到计数器，计数器允许计数，低电平时停止计时。CNT10模块采用的是时钟上升沿计数，在计数使能的情况下来一个时钟信号clk的上升沿，计数器加1，对于十进制加法计数器，当计数达到10时产生一个进位输出，

5、进位输出co采用负脉冲，避免后级计数器提前加1计数。实验仿真波形说明了CNT10模块符合设计要求的逻辑功能，仿真结果如下图。(2)模块CNT10的仿真结果19计数器qq达到10时，进位输出cs产生一个负脉冲cs=1时,每来一个clk上升沿，qq加1clr=1时,qq清零图1-3CNT10仿真波形k4位锁存器模块LATCH4（1）模块LATCH4的VHDL代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitylatch4isport(le:instd_logic;dd:instd_lo

6、gic_vector(3downto0);qq:outstd_logic_vector(3downto0));endlatch4;architectureoneoflatch4isbeginprocess(le,dd)beginif(le='1')thenqq<=dd;endif;endprocess;endone;（2）模块LATCH4的简单说明LATCH4模块具有的功能为在锁存信号le高电平期间锁存器输出随输入变化，在锁存信号le的下降沿，将输入值锁存，输出值保持不变。实验仿真波形说明了LATCH4模块符合设计要求的逻辑功能，仿真结果如下图。（3）模块LATCH4的仿真结果19l

7、e=0时,输出值qq保持不变，实现锁存功能le=1时,dd的数值传递给qq图1-4LATCH4仿真波形l显示译码器模块LED7S（1）模块LED7S的VHDL代码libraryieee;useieee.std_logic_1164.all;entityled7sisport(dd:instd_logic_vector(3downto0);y:outstd_logic_vector(6downto0));endled7s;architectureoneofl