两位计数器电路设计

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1、课题二：两位计数器电路设计（选做）一．设计目的本文通过对两位计数器电路的分析、仿真，阐述了计数器电路的一些设计方法，并论证了计数器电路的实现原理及过程。文中还使用了Hspice电路设计仿真软件，这样能让读者更直观的了解计数器电路的工作原理及组成结构。对数字电子技术课程中计数器有新的认识。对Hspice软件使用进一步的掌握。二．设计原理计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具

2、有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器的种类很多，按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。-14-二进制异步减计数器(1)n位二进制异步计数器由n个处于计数工作状态(对于D触发器，

3、使Di=Qin；对于JK触发器,使Ji=Ki=1)的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。对于加计数器,若用上升沿触发的触发器组成，则应将低位触发器的Q端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q端引出）；若用下降沿触发的触发器组成,则应将低位触发器的Q端与相邻高一位触发器的时钟脉冲输入端连接。对于减计数器，各触发器的连接方式则相反。(2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。故又称这种类型的计数器为串行计数器。也正

4、因为如此，异步计数器的工作速度较低。二进制同步计数器为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。二进制同步加计数器各位触发器的时钟脉冲输入端接同一计数脉冲CP，各触发器的驱动方程分别为J0=K0=1、J1=K1=Q0、J2=K2=Q0Q1、J3=K3=Q0Q1Q2。在同步计数器中，由于计数脉冲CP同时作用于各个触发器，所-14-有触发器的翻转是同时进行的，都比计数脉冲CP的作用时间

5、滞后一个tpd,因此其工作速度一般要比异步计数器高。应当指出的是，同步计数器的电路结构较异步计数器复杂，需要增加一些输入控制电路，因而其工作速度也要受这些控制电路的传输延迟时间的限制。二进制同步可逆计数器实际应用中，有时要求一个计数器即能作加计数又能作减计数。同时兼有加和减两种计数功能的计数器称为可逆计数器。四位二进制同步可逆计数器是在前面介绍的四位二进制同步加和减计数器的基础上，增加一控制电路构成的。当加/减控制信号X=1时，FF1－FF3中的各J、K端分别与低位各触发器的Q端接通，进行加计数；当X=0时，各J、K端分别与低位各触发器的Q端接通，进

6、行减计数，实现了可逆计数器的功能。本次设计是两位计数器实验原理图如下图所示：两位二进制同步加法计数器电路由2个上升沿触发的D触发器组成，具有以下特点:每个D触发器输入端接该触发器Q端信号，因而Qn＋1＝Qn，即各D触发器均处于计数状态;计数脉冲加到最低-14-位触发器的C端，每个触发器的Q端信号接到相邻高位的C端。假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图。状态图如下所示：十进制数Q2Q1计数N0000101121023113400进位　　由状态图可以清楚地看到，从初始状态00开始，每输入一个计数脉冲，计数

7、器的状态按二进制递增（加1），输入第4个计数脉冲后，计数器又回到00状态。因此它是四位二进制加法计数器，也称模八（M=8）加法计数器。一．设计步骤本次设计原理图有两个D触发器、一个异或门、一个非门、一个与非门之间相互连接组成的两位二进制加法计数器。1、子电路设计D触发器：网表文件：.OPTIONSLISTNODEPOST.TRAN200P20NV1105VdcM95277NCHL=1UW=80UM11133NCHL=1UW=20U-14-M107800NCHL=1UW=80UM21144NCHL=1UW=20UM31155NCHL=1UW=20UM4

8、3200NCHL=1UW=80UM54366NCHL=1UW=80UV220PULSE.24.82N1N1N