芯片设计中的功耗估计与优化技术

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1、20lo年节能与低功耗集成电路技术国际研讨会芯片设计中的功耗估计与优化技术电子科技大学微电子与固体电子学院于立波摘要：在芯片设计中，低功耗一直是一个重要的目标，受到封装、供电、散热的约束，并且最大功耗限制越来越严格。在本文中，首先讨论了芯片中的功耗来源。接着，阐述了在设计过程初期可以采用的几项可以降低功耗的技巧。本文提出的方法用于架构设计和前段设计的初期，如功耗估计、低功耗架构优化和时钟门控等。关键词：低功耗设计；功耗估计；功耗优化：时钟门控Thetechniqueofpowerestimationandoptimizationin

2、ASICdesignSchoolofMicroelectronicsandSolid—StateElectronics，UESTCYuLiboAbstract：Low-powerdesignisallimportantgoalforASICdesign，whereconstraintsonpackaging，powersupplyandheatdissipationcontinuetoaddincreasinglystrictlimitstothemaximumamountofpower．Inthispaper’wediscusst

3、hesourcesofpowerconsumptioninmodernchips．Then，wepresentseveraldesignstrategiesthatcanbeusedearlyinthedesignprocesstoreducepowerconsumption．Ourmethodstargetthearchitecturalandearlyfront—enddesignphases，suchaspower-estimation，architectureoptimizationforlowpowerandclockga

4、ting．keywords：low-power；powerestimation；poweroptimization；gatedclock一引言：功耗在芯片设计中的地位长期以来，设计者面临的最大挑战是时序收敛，而功耗处于一个次要的地位。近年来，下面的因素使功耗日益得到设计者的关注：(1)移动应用的兴起，使功耗的重要性逐渐显现。大的功耗意味着更短的电池寿命。(2)芯片集成度的提高，使供电系统设计成为挑战。2010年节能与低功耗集成电路技术国际研讨会随着工艺的进步，芯片内的电路密度成倍提高，并且运行在以前数倍的频率之上，而片上连线越来越细

5、，片上供电网络必须将更多的电力以更少的连线资源送至每个单元，如果不能做到这一点，芯片的稳定性和预定工作频率都将成为问题。IR压降和供电网络消耗的大量布线资源成为困扰后端设计者的重要问题，现在这种压力正在一步步传导到前端设计者的身上，要求在设计阶段减少需要的电力。(3)功耗对成本的影响日益显著功耗决定了芯片的发热量，封装结构需要及时把芯片产生的热量传递走，否则温度上升，造成电路不能稳定工作。因此，发热量大的芯片需要选择散热良好的封装形式，或者额外的冷却系统，如风扇等，这意味着成本的增加。基于以上原因，功耗成为产品的重要指标与约束。下面

6、的因素在设计之初，就应当列入设计者的考虑范围：(1)功耗目标的确定①产品的应用领域中功耗指标的商业价值：②封装，制程的成本影响；③实现的可行度，复杂度，由此带来的设计风险和时程影响的评估；④参考值的选取：根据同类产品，经验值，工具分析确定，并随着设计的深入不断修正。(2)优化方案(策略)的设定在进一步分析之前，我们先看一下功耗的组成。二功耗的组成1．corepower功耗的组成包含RAM、ROM、时钟树(clocktree)和核心逻辑电路(Corelogic)等四部分，下面依次来分析。1．1RAMRAM功耗的计算是项复杂的任务，幸运

7、的是，memorycompiler可以为我们进行此项工作。关键点在存取每个端口的速率，这可以通过考虑存取pattern类型得到，或者通过仿真得到。建议在设计初期即生成不同参数(宽度，深度，速度，port数)的RAM／ROM的功耗数据，以利于设计探索。1．2时钟树时钟树的功耗占到整个芯片功耗的40％～60％，因为它的高活动率(100％)和正负边沿均2010年节能与低功耗集成电路技术国际研讨会消耗电力。ClockTreePower=CapacitanceXFreq×Voltage2XlatemalPowerFactor其中，电容包含寄存

8、器的电容、驱动单元的电容和连线电容三部分。1．3核心逻辑电路定义核心逻辑电路功耗为除时钟树外的组合与时序单元消耗的电力。由两部分组成：leakagecurrentcapacitiveloads1．4宏单元(macrocell)多数芯片