主板相关信号详解

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1、主板相关信号详解主板相关信号详解.txt老公如果你只能在活一天，我愿用我的生命来延续你的生命，你要快乐的生活在提出分手的时候请不要说还爱我。一、CPU接口信号说明1.A[31:3]#(I/O)Address（地址总线）&l1ft$r$E$

2、这组地址信号定义了CPU的最大内存寻址空间为4GB。在地址周期的第一个子周期中，这些Pin传输的是交易的地址，在地址周期的第二个子周期中，这些Pin传输的是这个交易的信息类型。9S5a9[1K8D'o1_"p+?2.A20M#(I)Adress-20Mask（地

3、址位20屏蔽）此信号由ICH（南桥）输出至CPU的信号。它是让CPU在RealMode（真实模式）时仿真8086只有1MByte（1兆字节）地址空间，当超过1Mbyte位空间时A20M＃为Low，A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上。3.ADS#(I/O)AddressStrobe（地址选通）当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中，所有Bus上的信号都在监控ADS#是否有效，一但ADS#有效，它们将会作一些相应的动作，如：奇偶检查、协义检查、地

4、址译码等操作。:g:V6P;l-w;J:K+@'_4.ADSTB[1:0]#(I/O)AddressStrobes"w5l5W:j%m,W"n%H这两个信号主要用于锁定A[31:3]#和REQ[4:0]#在它们的上升沿和下降沿。相应的ADSTB0#负责REQ[4:0]#和A[16:3]#，ADSTB1#负责A[31:17]#。#]'K8c$O6a-F-d*e%P5.AP[1:0]#(I/O)AddressParity（地址奇偶校验）这两个信号主要用对地址总线的数据进行奇偶校验。6.BCLK[1:0

5、](I)BusClock（总线时钟）这两个Clock主要用于供应在HostBus上进行交易所需的Clock。7.BNR#(I/O)BlockNextRequest（下一块请求）这个信号主要用于宣称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有者不能做任何一个新的交易。8.BPRI#(I)BusPriorityRequest（总线优先权请求）.y!^4W8g3F.L0R.q%U:D这个信号主要用于对系统总线使用权的仲裁，它必须被连接到系统总线的适当Pin。当BPRI#有效时，所有其它的

6、设备都要停止发出新的请求，除非这个请求正在被锁定。总线所有者要始终保持BPRI#为有效，直到所有的请求都完成才释放总线的控制权。2O'q:Q(H&H9.BSEL[1:0](I/O)BusSelect（总线选择）这两组信号主要用于选择CPU所需的频率，下表定义了所选的频率：10.D[63:0]#(I/O)Data（数据总线）这些信号线是数据总线主要负责传输数据。它们提供了CPU与NB（北桥）之间64Bit的通道。只有当DRDY#为Low时，总在线的数据才为有效，否则视为无效数据。%r,r5(Q&T

7、-`)Z4@8C%@11.DBI[3:0]#(I/O)DataBusInversion（数据总线倒置）.O#H7s6B(X这些信号主要用于指示数据总线的极性，当数据总在线的数据反向时，这些信号应为Low。这四个信号每个各负责16个数据总线，见下表：9J${[*x!^'m%G5N"n27X6w12.DBSY#(I/O)DataBusBusy（数据总线忙）;^:R"H'z:V3W:F%c$p#r(

8、;N5h当总线拥有者在使用总线时，会驱动DBSY#为Low表示总线在忙。当DBSY#为High时，数据

9、总线被释放。13.DP[3:0]#(I/O)DataParity（数据奇偶校验）6Q3M,Sw)e#D(o7`这四个信号主要用于对数据总在线的数据进行奇偶校验。3x%

10、"M#Z;U;p#L6m14.DRDY#(I/O)DataReady（数据准备）5y._!`+J.P:9D4u+x当DRDY#为Low时，指示当前数据总在线的数据是有效的，若为High时，则总在线的数据为无效。15.DSTBN[3:0]#(I/O)DataStrobe4_$D#

11、+r6v%l4hDatastrobeusedtola

12、tchinD[63:0]#:4I%^$f$A.]:a*z%H16.DSTBP[3:0]#(I/O)DataStrobeDatastrobeusedtolatchinnD[63:0]#:17.FERR#(O)FloatingPointError（浮点错误）*d+E&K;v*f&Y2k9L这个信号为一CPU输出至ICH（南桥）的信号。当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时，FERR#被CPU驱动为Low。)e4t)t"h.H,o2G8Z18.GTLREF(I)GTLRe