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1、高精度频率计的设计原理【设计摘要】本文先详细讲解频率计的设计原理，在深入了解频率计工作原理的基础上，通过相应的改进，用verigol语言设计出精度更高的频率计。程序在QuartusII6.1仿真出波形，在Altera的EP1K30TC144-3硬件板上实现。一、频率计的原理一般频率计从总体上来看，包括三个部分：即控制模块、计数模块、锁存模块。总体框图如图所示：（1）、控制部分原理控制部分实际上是一个分频器。为什么要分频呢？不分频，能不能测量出频率呢？我们来看看仿真的波形：从仿真波形图中可以清楚的看
2、到：没分频时，CLK的使能高电平的有效电平只能维持SIGNAL的实际上升延的半数，只能维持SIGNAL计数器的一半，也就是说测量值仅仅是实际测量的一半。为了得到完整的测量信号，所以我们要分频。（2）、计数器原理计数器的设计是频率计的关键。always@(posedgeSIGNAL)beginif(en)//此处使能为计数器工作的关键地方，高电平有效。begin//使能EN是二分频的高电平。if(out==9)beginout=0;cout=1;endelseout=out+1;cout=0;end
3、end看看它的仿真波形就清楚了：在使能EN的前提下，测量信号的上升延触发计数器工作，上升延的个数正好是计数器的累加个数，即测量信号的频率，计数器测量的显示值即可得到测量信号的频率。（3）、锁存器模块锁存器这块原理比较简单。因为分频出来的使能EN是高低电平交替的，要是不锁存，数码管就会在数字和0之间闪耀，为了得到稳定的信号，所以要锁存起来。锁存器的好处是可以使显示的数据稳定，不会因为周期性的清零信号而不断闪烁。在每一次测量开始时，都必须对计数模块清0。附录：（参考程序）*本次设计的整体框图与程序设计
4、说明、注释。/*频率计的设计，authorname。计数器的设计是本次设计的关键，在设计32位时有点小问题。2010.5.5；完成计数器的设计，从4位扩展32位注意CLR的范围，完成频率计的设计。修改：2010.5.5。等精度的计数器设计。（测量范围1K-100K）注意状态机状态不是固定的，RESET高低不断变化问题。修改：2010.5.5。添加量程指示灯。增加反馈自动调整量程。修改：2010.5.5。改变模块的顺序。*/modulefrequency(SIGNAL,CLK,CLEAR,QO);o
5、utput[31:0]QO;inputSIGNAL,CLK,CLEAR;wireLOAD,COUNT_CLR,EN,COUNT;wire[2:0]DATA;wire[31:0]DIN;fre_divFFfre_ctrl(CLK,DATA,CLEAR);controlFFcontrol(DATA,RESET,CLEAR,CLK,LOAD,COUNT_CLR,EN,);count32FFcount32(DIN,EN,COUNT_CLR,SIGNAL,COUNT);latch_32FFlatch_32(
6、QO,DIN,LOAD);endmodule1、分频模块always@(posedgeclk)beginif(rst)begincount_en=0;load=1;endelsebegincount_en=~count_en;load=~count_en;endend2、计数模块modulecount32(out,en,clr,clk,cout7);output[31:0]out;outputcout7;inputen,clk,clr;reg[31:0]out;regcout,cout1,cout
7、2,cout3,cout4,cout5,cout6,cout7;always@(posedgeclkorposedgeclr)beginif(clr)beginout[3:0]=0;endelsebeginif(en)beginif(out[3:0]==9)beginout[3:0]=0;cout=1;endelsebeginout[3:0]=out[3:0]+1;cout=0;endendendend3、锁存模块modulelatch_32(qo,din,load);output[31:0]qo
8、;input[31:0]din;inputload;reg[31:0]qo;always@(posedgeload)beginqo=din;endendmodule
