并串转换设计源程序

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1、1、常用经典电路设计——S2P输入串行数据流信息：//************************//description//S2P//************************Modules2p(rst_n,clk,sdata_in,pdata_out);Inputrst_n,clk;Inputsdata_in;Outputreg[7:0]pdata_out;reg[2:0]count;always@(posedgeclkornegedgerst_n)beginif(~rst_n)count<=3’h00;elsecount<=cou

2、nt+1’b1;endregdiv8_clk;always@(posedgeclkornegedgerst_n)beginif(~rst_n)div8_clk<=1’h0;elseif(count==3’h3)div8_clk<=1’b1;elseif(count==3’h7)div8_clk<=1’b0;end//assigndiv8_clk=(count==3’h4)

3、(count==3’h5)

4、(count==3’h6)

5、(count==3’h7);//assigndiv8_clk=~(count==3’h0)

6、(count==3’h1)

7、(

8、count==3’h2)

9、(count==3’h3);//assigndiv8_clk=count[2];reg[7:0]shift_data;always@(posedgeclkornegedgerst_n)beginif(~rst_n)shift_data<=8’h00;elseshift_data<={shift_data[6:0],sdata_in};endalways@(posedgeclkornegedgerst_n)beginif(~rst_n)pdata_out<=8’h00;elseif(count==3’h0)pdata_out

10、<=shift_data;endEndmodule1、常用经典电路设计——P2S//************************//description//P2S//************************//************************//description//P2S//************************Modulep2s(rst_n,clk,div8_clk,pdata_in,sdata_out);Inputrst_n,clk,div8_clk;Input[7:0]pdata_in;Outpu

11、tsdata_out;reg[2:0]count;always@(posedgeclkornegedgerst_n)beginif(~rst_n)count<=3’h00;elsecount<=count+1’b1;endregdiv8_clk;always@(posedgeclkornegedgerst_n)beginif(~rst_n)div8_clk<=1’h0;elseif(count==3’h3)div8_clk<=1’b1;elseif(count==3’h7)div8_clk<=1’b0;end//assigndiv8_clk=(co

12、unt==3’h4)

13、(count==3’h5)

14、(count==3’h6)

15、(count==3’h7);//assigndiv8_clk=~(count==3’h0)

16、(count==3’h1)

17、(count==3’h2)

18、(count==3’h3);//assigndiv8_clk=count[2];reg[7:0]shift_data;always@(posedgeclkornegedgerst_n)beginif(~rst_n)pdata_out<=8’h00;elseif(count==3’h0)pdata_out<=pdata_in;e

19、lsepdata_out<={pdata_out[6:0],1’b0};endassignsdata_out=shift_data[7];Endmodule