基于dsp的运动控制系统

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1、1运动控制器硬件结构   本运动控制器的硬件结构主要分为如下几个模块：DSP+CPLD主控模块，包括DSP核心模块和CPLD驱动与扩展模块；通信接口模块，包括PCI总线、USB总线和串口；I/O输入输出接口模块以及外围存储器模块，包括SRAM和FLASH.本运动控制器的硬件结构如图1所示。   图1运动控制器硬件结构图   1.1DSP+CPLD主控模块   本系统采用了TI公司的TMS320F2812DSP为控制核心，这是工业界首批32位的控制专用、内含FLASH以及高达150MHz主频的数字信号处理器，专门为工

2、业自动化、光学网络及自动化控制等应用而设计的。TMS320F2812 采用哈佛总线结构，有独立的程序和数据空间；具有很强的运算能力，能够实时地处理许多复杂的控制算法；片上内存丰富，可支持45个外设级中断和3个外部中断，提取中断向量和保存现场只需9个时钟周期，响应迅速；片上集成了多种先进的外设，包括两个事件管理器（EV）、12 位 A/D、两个串行通信接口（SCI）、一个串行外围接口（SPI）以及一个多通道缓冲串行接口（McBSP）等；其通用输入/输出多路复用器（GPIO）拥有多达56个I/O口，在系统的软件开发中正

3、是利用了这些丰富的内外设资源，才实现了系统要求的各种功能。   本系统中选用的CPLD是Altera公司MAX3000A系列的EPM3128，这是一款高性能、低功耗的基于EEPROM的PLD.由于本系统的控制对象是步进电机，所以设计中主要利用TMS320F2812的GPIO口进行电机控制接口与I/O接口的输入输出，但是由于TMS320F2812是低功耗处理器，其GPIO引脚的输出驱动能力有限，而且由于DSP是主控核心，负载比较多，所以将所有输出信号都经过CPLD驱动后输出，提高信号的驱动能力。此外，CPLD还用于系

4、统电路的译码，增加系统设计的灵活性和可扩展性。   1.2通信接口模块   本系统在用作插卡式运动控制时利用PCI总线实现DSP与PC的通信。PCI（PeripheralComponentInterconnect外围部件互联）总线是Intel公司联合其他100多家公司于1992年推出的基于新一代处理器的一种局部总线，是一种高性能 32/64 位数据/地址复用总线，能为CPU及外设提供高性能数据。PCI总线具有严格的规范，目前已经发布了PCIV1.0和V2.1规范，保证了其良好的兼容性；PCI总线与CPU无关，与时钟

5、频率也无关，可适用于各种平台，支持多处理器和并发工作；PCI总线可以提供极高的数据传输速率，还具有良好的扩展性。因此，PCI总线在基于计算机总线的运动控制系统，即“PC+运动控制器”的结构中应用十分广泛。   本系统选用CYPRESS公司的CY7C68001芯片实现PC机和DSP之间的USB通信。CY7C68001是通用USB2.0接口控制器，它是基于应用层编程的接口器件，相对于其它基于链路层编程的接口器件，使用和开发都很方便。本系统采用DSP片上的SCI串行通信模块以及MAX232芯片转换成标准RS-232的通信

6、信号，实现正常的串口通信。   1.3I/O输入输出接口模块   本系统的输入/输出是通过CPLD的逻辑控制来实现的，以提高系统的工作可靠性和设计柔性。考虑到运动控制器的可扩展性以及DSP的GPIO引脚的数量，共设计了16路数字量输出通道和16路数字量输入通道。数字量输出通道主要用于各轴方向、脉冲信号的输出以及一些外部设备的启停控制，如主轴及冷却液的开关控制等；数字量输入通道可根据用户具体要求来定义其用途，如作为传感器接口，用于零点、限位信号的输入等。为提高系统应用的灵活性，系统输出采用了普通输出和差分输出两种方式

7、，具体使用可由用户自行设定。   1.4外围存储器模块   TMS320F2812芯片内部包括128KB的FLASH和18KB的SARAM，其中128KB的FLASH 用来存储系统软件程序已经足够，但是在实际使用中，考虑到运动控制指令和加工程序需要通过USB总线或PCI总线下载到运动控制器中，且DSP在工作过程中需要处理大量的数据，仅依靠DSP 芯片内部的存储空间远远不够，所以考虑外扩一片FLASH 和一片SRAM作为用户加工程序存储器和系统的工作存储器，它们通过CPLD完成与DSP之间的读写操作。   本系统选用

8、了Intel公司的E28F128FLASH和ISSI公司的IS61LV51216SRAM.E28F128是一种采用CMOS工艺制成的8MB FLASH，其读写访问时间为150ns，此读写周期已经大于DSP对外部端口的读写周期，为了能够和DSP的读写周期进行匹配，在对FLASH进行读写操作过程中必须插入等待周期。IS61LV51216是一种高速异步静态512K