并行crc-16校验码产生器设计

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1、课程设计报告题目：并行CRC-16校验码产生器设计院（系）：电子与信息工程学院专业：电子信息科学与技术班级：姓名：设计日期：2013.12.16-2013.12.20一、设计目的1．掌握数字系统的设计方法；2．掌握硬件描述语言——VerilogHDL；3．掌握模块化设计方法；4．掌握开发软件的使用方法。二、设计要求8bit并行输入数据进行CRC-16校验。1．输入为连续数据流，时钟为单位，起始位有1bit宽Soc指示信号；2．生成多项式：；3．校验数据与码流同步送出；4．完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线

2、、下载验证等。三、设计环境计算机、QuatusII开发软件四、设计内容（设计原理和方案、程序设计、仿真分析和适配）4.1设计原理和方案CRC即循环冗余校验码（CyclicRedundancyCheck）：是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。冗余编码是在二进制通信系统中常用的差错检测方法，它是通过在原始数据后加冗余校验码来检测差错，冗余位越多，检测出传输错误的机率越大。循环冗余编码（CyclicRedundancyCodes，简称CRC）是一种常用的冗余编码。CRC校验的基本原理是：CRC码是由两部分

3、组成的，前部分是信息码，就是需要校验的信息，后部分是校验码，如果CRC码长共nbit，信息码长kbit，就称为（n,k）码，剩余的rbit即为校验位。如：（7,3）码：1101001，前三位110为信息码，1001为校验码。CRC校验码的生成规则：A、将原信息码左移rbit，右侧补零，如110-->1100000；B、用1100000除以G(x)，得到的余数即为CRC校验码；CRC可由一称为生成多项式的常数去除该数据流的二进制数值而得，商数被放弃，余数作为冗余编码追加到数据流尾，产生新的数据流进行发送。在接收端，新的数据流被同一常数去除，检查余数是

4、否为零。如果余数为零，就认为传输正确，否则就认为传输中已发生差错，该数据流重发。在产生CRC校验码时，需要用到除法运算。一般说来，非常大的数字进行除法时，用数字逻辑实现时是比较麻烦的。因此，把二进制信息预先转换成一定的格式，这就是CRC的多项式表示。二进制数表示为生成多项式的系数，如下公式所示：生成多项式是接受方和发送方的一个约定，也就是一个二进制数，在整个传输过程中，这个数始终保持不变。在发送方，利用生成多项式对信息多项式做模2除生成校验码。在接受方利用生成多项式对收到的编码多项式做模2除检测和确定错误位置。应满足以下条件：A、生成多项式的最高位

5、和最低位必须为1；B、当被传送信息任何一位发生错误时，被生成多项式做除后应该使余数不为0；C、不同位发生错误时，应该使余数不同；D、对余数继续做除，应使余数循环。在多项式表示中，所有的二进制数均被表示成一个多项式，多项式的系数就是二进制中的对应值。D为数据流多项式，G为生成多项式，Q为商数多项式，R为余数多项式。在生成CRC校验码时，数据流多项式D被乘以Xn，这里n为生成多项式G的最高次数，也就是CRC的长度。这个操作是通过将左移n位得到的，我们可以用CRC来代替多项式最后的n个0，组成新的数据流多项式。由于二进制的加法和减法是等价的，所以产生新的

6、数据流多项式应能被生成多项式G除尽。用以下公式表示为：在接收端，传输信息的前一部分为原始数据流D；后一部分（最后n位数）为余数R。整个数据流多项式被同一生成多项式G去除，商数被丢弃，余数应为0。如果余数不为0，说明传输数据时发生错误，数据需要重传。不同的生成多项式有不同的检错能力，为了得到优化的结果，我们必须根据需要选择合适的生成多项式，CRC-16的生成多项式为：SerialData即为需要校验的8bit数据。从把数据移位开始计算，将数据位（从最低的数据位开始）逐位移入反向耦合移位寄存器。当所有数据位都这样操作后，计算结束。此时，16位移位寄存器

7、中的内容即为CRC的16位校验码。生成CRC-16的移位寄存器的工作原理如图4.1所示说明并行CRC-16校验码产生器设计中CRC校验值的计算原理。图4.1生成CRC-16的移位寄存器的工作原理4.2程序设计及仿真CRC校验码产生器分两种：串行CRC校验码产生器和并行CRC校验码产生器。本文用到的是并行CRC校验码产生器。由于计算并行CRC时用到了串行CRC的一些思想，所以在此先讲一下串行CRC的产生。通常，CRC校验码的值可以通过线性移位寄存器和异或门求得，线性移位寄存器一次移一位，完成除法功能，异或门完成不带进位的减法功能。如果商数为1，则从被

8、除数的高阶位减去除数，同时移位寄存器右移一位，准备为被除数的较低位进行运算。如果商数为0，则移位寄存器直接右移一位。串行C