基于dds函数信号发生器设计方案

《基于dds函数信号发生器设计方案》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、基于DDS函数信号发生器设计方案一、系统硬件设计2.1、引言本函数信号发生器主要由AD9851芯片产生我们希望的正弦波，然后通过芯片内部自带的高速比较器得到方波，再将方波通过外围的积分电路得到最后的三角波。综合分析以上四种实现方法的性价比，采用DDS芯片AD9851来设计函数信号发生器。以51单片机为控制核心，一方面，对AD9851的频率相位控制字进行控制，产生所需要的正弦波形。另一方面，对液晶LCD12864进行控制，通过菜单的模式，选择所需要的频率输出方式。采用独立式键盘输入相应的操作命令，使得整个设计

2、显得更加直观明了。硬件电路主要由AD9851为核心的DDS模块、单片机为核心的按键LCD显示控制模块、滤波模块、供电模块、通信模块等构成。首先，通过供电模块给系统上电，然后，把编写好的程序通过通信模块下载到单片机中，最后，通过液晶和独立式键盘进行菜单式的操作，单片机对AD9851进行控制，进而输出所需要的频率。2.2、AD9851为核心的DDS模块2.2.1、ＤＤＳ基本原理及性能特点ＤＤＳ的基本原理是利用采样定理，通过查表法产生波形。ＤＤＳ的结构有很多种，其基本的电路原理可用图3来表示。-59-相位累加器由

3、Ｎ位加法器与Ｎ位累加寄存器级联构成。每来一个时钟脉冲ｆｓ，加法器将频率控制字ｋ与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据回馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是ＤＤＳ输出的信号频率。

4、用相位累加器输出的数据作为波形内存（ＲＯＭ）的相位取样地址，这样就可把存储在波形内存内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形内存的输出送到Ｄ／Ａ转换器，Ｄ／Ａ转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。ＤＤＳ在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。（１）输出频率相对带宽较宽输

5、出频率带宽为５０％ｆs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到４０％ｆs。（２）频率转换时间短ＤＤＳ是一个开环系统，无任何反馈环节，这种结构使得ＤＤＳ的频率转换时间极短。事实上，在ＤＤＳ的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率转换的时间等于频率控制字的传输时间，也就是一个时钟周期的时间。时钟频率越高，转换时间-59-越短。ＤＤＳ的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量

6、级。（３）频率分辨率极高若时钟ｆs的频率不变，ＤＤＳ的频率分辨率就由相位累加器的位数Ｎ决定。只要增加相位累加器的位数Ｎ即可获得更小的频率分辨率。目前，大多数ＤＤＳ的分辨率在１Ｈｚ数量级，许多小于１ｍＨｚ甚至更小。（４）相位变化连续改变ＤＤＳ输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。（５）输出波形的灵活性只要在ＤＤＳ内部加上相应控制如调频控制ＦＭ、调相控制ＰＭ和调幅控制ＡＭ，即可以方便灵活地实现调频、调相和调幅功能

7、，产生ＦＳＫ、ＰＳＫ、ＡＳＫ和ＭＳＫ等信号。另外，只要在ＤＤＳ的波形内存存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当ＤＤＳ的波形内存分别存放正弦和余弦函数表时，既可得到正交的两路输出。（６）其它优点由于ＤＤＳ中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。2.2.2、采用DDS的AD9851本系统采用了美国仿真器件公司采用先进DDS直接数字频率合成技术生产的高集成度产品AD9851芯片。AD9851

8、是在AD9850的基础上，做了一些改进以后生成的具有新功能的DDS芯片。AD9851相对于AD9850的内部结构，只是多了一个6倍参考时钟倍乘器，当系统时钟为180MHz时，在参考时钟输入端，只需输入30MHz的参考时钟即可。如图4（AD9851内部结构）所示，AD9851是由数据输入寄存器、频率/相位寄存器、具有6倍参考时钟倍乘器的DDS芯片、10位的模/数转换器、内部高速比较器这几个部分组成。其中具有6倍参考