基于cpld的建议数字频率计的设计

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1、基于CPLD的简易数字频率计目录任务书…………………………………………………………………………………………41设计目的和要求………………………………………………………………….42任务日期………………………………………………………………………….5一、设计总体思路和基本框图…………………………………………………………………61设计总体思路…………………………………………………………………….62基本原理………………………………………………………………………….83总体框图………………………………………………………………………….8二、各单元模

2、块设计…………………………………………………………………………..161模块FEN…………………………………………………………………………...172模块SEL……………………………………………………………………………173模块CORNA………………………………………………………………………...194模块LOCK………………………………………………………………………...195模块CH…………………………………………………………………………...196模块DISP………………………………………………………………………...197模块YM……

3、……………………………………………………………………...19三、顶层文件设计……………………………………………………………………………..201总体电路图………………………………………………………………………...19四、调试下载………………………………………………………………………….20五、心得体会…………………………………………………………………………………..24六、参考文献…………………………………………………………………………………...24一．设计总体思路，基本原理和框图1.设计总体思路采用现场可编程门阵列(FPGA)为控制核

4、心，利用VHDL语言编程，下载烧制实现。将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，可实现大规模和超大规模的集成电路，测频测量精度高，测量频率范围大，而且编程灵活、调试方便.2.基本原理众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间

5、越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1s作为闸门时间。数字频率计的关键组成部分包括分频器，计数器、锁存器、片选电路，译码驱动电路和显示电路.3.总体框图清零信号待测信号计数器锁存器译码信号时钟信号分频器片选信号译码器显示器片选二、各个单元模块设计1、模块FEN采用计数器构成分频电路，对1KHz的时钟脉冲进行分频，取得不同量程所需要的时间基准信号，实现量程控制。模块FEN通过对4Hz时钟的分频得到0.5Hz时钟,为模块CORNA提供1s的闸门时间。源程序：libraryieee

6、;useieee.std_logic_1164.all;entityfenisport(clk:instd_logic;q:outstd_logic);endfen;architecturefen_arcoffenisbeginprocess(clk)variablecnt:integerrange0to;variablex:std_logic;beginifclk'eventandclk='1'thenifcnt

7、dfen_arc;合成后如下图：图3模块FEN仿真波形如图：2、模块SEL模块SEL产生数码管的片选信号。源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityselisport(clk:instd_logic;q:outstd_logic_vector(2downto0));endsel;architecturesel_arcofselisbeginprocess(clk)variablecnt:std_logic_vector(2do

8、wnto0);beginifclk'eventandclk='1'thencnt:=cnt+1;endif;q<=cnt;endprocess;endsel_arc