labview课题 文字列の表示

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1、LabVIEW再履修課題　多ビット加減算器課題：LabVIEWで１ビット全加算器（本課題に限り、半加算器２個で構成してもよい。）を構成し、これをサブVIとして参照する溢れ情報表示付の８ビット加減算器を構成する。レポートには、メインVIのフロントパネル（実行中のもの）、ブロックダイアグラムのキャプチャ画面の印刷出力を含め、メイン、サブ両VIを保存したフロッピーディスクを併せて提出すること。フロッピーディスクは採点のためのバックアップを取った後に返却する。図１　並列８ビット加減算器による118－55＝63の演算

2、結果　　　　図２　　並列８ビット加減算器のブロックダイアグラム（１ビット全加算器はサブVI）解説：　全加算器製作の実験課題では、ICを用いてブレッドボード上で１ビットの全加算器を実現し、これを４ビット全加算器74283と繋げて５ビットの演算（2005年以前は４台を繋げて８ビットの演算）を行ったが、ここでは初めにLabVIEWで１ビットの全加算器を構成してサブVI（後述）として登録し、これを基にして８ビットの加減算器を構成する。各桁の和（図１、３ではs7～s0）、最上位桁から上への桁上げ（同c8）の他、溢れビ

3、ット（同OF）を表示すること。溢れビットは最上位桁から上への桁上げとその１桁下からの桁上げとの排他的論理和で、これが１の場合、結果は当該桁数の２の補数表現で表せる範囲外の数である（全加算器製作注意書のテキスト参照）。LabVIEWによる論理回路のシミュレーションについては文字列の順次表示テキストを参照のこと。既に学習した通り、２の補数表現を採用すれば減算は減数の各桁を反転して加え、更に最下位桁への桁上げ入力に１を入力することで得られる。０との排他的論理和は変数自身、１との排他的論理和は否定なので、加算減算を

4、区別する制御入力として０を加算、１を減算とすれば、これを排他的論理和の入力と最下位桁への桁上げ入力とすればよい。従って、１ビット全加算器と排他的論理和ゲートがｎ個ずつあれば、桁上げ出力を順次上位桁での桁上げ入力としてｎビットの加減算が出来るのは当然であるが（図１，２参照）、最下位桁から１ビットずつシフトレジスタを経由して１桁分の結果を得て、桁上げを１クロック後にフィードバックすれば全加算器１個のみ（図３，４参照）でも可能である。この場合、被加数、加数、和にそれぞれｎビット、桁上げに１ビットのシフトレジスタが

5、必要である。シフトレジスタの実現シフトレジスタはクロックパルスが入力されると記憶内容が１ビット（ここでは上位から下位に）シフトするもので、Dフリップフロップ（TTL-ICでは7474など）をビット数だけ繋げて構成できる。これをLabVIEWで実現するには、初期値の設定、クロックパルスが来たときの値の書換え、それ以外の時に値を保持する論理を構成すればよい。図３(b)はフィードバックを除いた選択部分のみ（フィードバックノードはForループ、Whileループの中でしか使えないが、サブVIにこれらのループを使用する

6、とメインVIから正しく呼出すことができなくなるため）をサブVIとして構成したものである。初期値（被加数、加数のシフトレジスタでは、これらの各桁の値、和のシフトレジスタではFalse）と初期設定（図３(a)の例ではSETボタンを押したときにTrueとなる）との論理積、クロックとシフト入力（最上位桁の場合、被加数、加数のシフトレジスタではFalse、和のシフトレジスタでは１ビット全加算器の和、それ以外の桁では１桁上の内容）との論理積、初期設定・クロックのNORと保持値（現在の各桁の内容）との論理積の論理和を出力

7、とする。呼出し側のメインVIでは、このサブVIの出力をフィードバックノードを介して下位桁のシフト入力に配線するとともに、当該サブVI自身の保持値の入力とすればよい。図４の例では、フィードバックの遅れ（メトロノームアイコンで示された待機時間）を５ミリ秒、自動実行でのクロック周期をその256倍の1.28秒としている。待機時間についてはLabVIEW文字列順次表示テキストの参考の項を参照のこと。図４のブロックダイアグラムは、SETボタンで被加数と加数とをシフトレジスタにロードした後（加減算の切替はロード前後の何れ

8、でもよい）、STEP/STOPボタンによる１ステップずつの実行、AUTOボタンによる自動実行の何れも可能な構成の例である。自動実行では８ステップ目で停止するが、手動の場合、更にステップを進め、（自然２進数とみたときに減数の方が大きい場合に）上位桁の符号拡張の様子を確認することができる。８ステップに達する前にSTEP/STOPで中断した場合、その後、STEP/STOPでの実行もAUTOでの再開もできる。図３(a)