基于fpga的数字跑表设计报告

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1、基于FPGA的数字跑表设计报告姓名：学号：指导老师：李颖摘要：本文详细介绍了数字秒表的设计指标，设计思路，设计方案，系统电路设计，系统单元模块设计，系统硬件实现与测试的结果。一引言科技高度发展的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成，如：手机、mp3等。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确

2、度要求很高，尤其是一些科学实验。他们对时间精确度达到了几纳秒级别。二项目任务与设计思路本项目的任务是掌握使用VHDL语言的设计思想；熟悉ise软件的使用；了解XILINX学生EDA实验板。了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。项目任务与设计思路本项目的指标：1、跑表精度为0.01秒2、跑表计时范围

3、为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD七段数码管显示读数。显示格式：分秒0.01秒三基于VHDL方法设计方案VHDL的设计流程主要包括以下几个步骤：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确。3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成.edf或.edif的EDA工业标准文件。4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放PL

4、D/FPGA内。5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真）通常以上过程可以都在PLD/FPGA厂家提供的开发工具。6.器件编程。四系统电路设计五系统单元模块设计一分频器代码实现：Freq:process(clk)variablefcount1,fcount2:integer;beginifclk'eventandclk='1'theniffcount1=24000thenfcount1<=1;clk_1k<=notclk_1k;elsefcount1<=fcount1+1;endif;iffcount2=240000thenfcount2<=1

5、;clk_100<=notclk_100;elsefcount2<=fcount2+1;endif;endif;endprocess;二计数器代码实现：Count:process(rst,clk_100,pause)beginifrst='1'thencount_1<="0000";count_2<="0000";count_3<="0000";count_4<="0000";count_5<="0000";count_6<="0000";elsifpause='1'thenNULL;elseifclk_100'eventandclk_100='1'thenifcount_1="1001"t

6、hencount_1<="0000";ifcount_2="1001"thencount_2<="0000";ifcount_3="0101"thencount_3<="0000";ifcount_4="1001"thencount_4<="0000";ifcount_5="1001"thencount_5<="0000";ifcount_6="0101"thencount_6<="0000";elsecount_6<=count_6+1;endif;elsecount_5<=count_5+1;endif;elsecount_4<=count_4+1;endif;elsecount_3<=

7、count_3+1;endif;elsecount_2<=count_2+1;endif;elsecount_1<=count_1+1;endif;endif;endif;endprocess;三译码显示控制代码实现：Countscan:process(clk1)beginifclk_1k'eventandclk_1k='1'thenifcount_s="101"thencount_s<="000";else