eda综合计时系统设计

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1、综合计时系统-电气081文波江西理工大学应用科学学院SOPC/EDA综合课程设计报告设计题目：综合计时系统设计者：文波学号：08060108115班级：电气081指导老师：王忠锋完成时间：2011年1月13日设计报告综合测试总评格式（10）内容(40)图标（10）答辩（20）平时（20）18综合计时系统-电气081文波目录1.综合计时系统设计与分析21.1系统设计要求21.2系统设计方案21.2.1综合计时电路的设计21.2.2显示控制电路XSKZQ的设计51.2.3调整控制电路TZKZQ的设计91.2.4综合计时系统Z

2、HJSQ的设计121.3系统单元仿真与分析131.3.1综合计时电路的仿真131.3.2显示控制电路的仿真141.3.3调整控制电路的仿真151.3.3综合计时系统电路的仿真152.改进方法163.收获与体会16参考文献1718综合计时系统-电气081文波1.综合计时系统设计与分析1.1系统设计要求设计一个综合性的计时系统，要求能实现年、月、日、时、分、秒及星期的计数等综合计时功能，同时将计时结果通过15个七段数码管显示，并且可通过两个设置键，对计时系统的有关参数进行调整。具体系统功能面板如图1.1所示。图1.1系统功能

3、面板1.2系统设计方案1.2.1综合计时电路的设计根据系统的设计要求，综合计时电路可分为计秒电路、计分电路、计时电路、计星期电路、计日电路、计月电路、计年电路等7个子模块，这7个子模块必须都具有预置、计数和进位功能，设计思想如下：(1)计秒电路：以直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位，计分电路加1，而计秒电路则清零并重新计秒。(2)计分电路、计时电路：其设计思想与计秒电路类似。(3)计日电路：将计时电路产生的进位脉冲信号作为计日电路的计数时钟信号，通过系统辨认，确定本月总天数X

4、(包括28、29、30、31四种情况)，待计数至X＋1瞬间，进位，计月电路加1，而计日电路返回1重新开始计数。(4)计星期电路：将计时电路产生的进位脉冲信号作为计星期电路的计数时钟信号，待计数至7瞬间，计星期电路返回1重新开始计数。(5)18综合计时系统-电气081文波计月电路：将计日电路产生的进位脉冲信号作为计月电路的计数时钟信号，待计数至12瞬间，进位，计年电路加1，而计月电路返回1重新开始计数。(6)计年电路：将计月电路产生的进位脉冲信号作为计年电路的计数时钟信号，待计数至100瞬间，计年电路返回0重新开始计数。（

5、注：由于本系统的计年范围仅为2000～2099年，所以计年模块只对年份的后两位进行计数，年份的前两位始终保持为"20"。）下面介绍CNT60、CNT30计数模块的设计。图2.1CNT60计数模块输入、输出端口图CNT60计数模块是一个多用计时模块，它既可作为计秒电路调用，又可作为计分电路、计时电路调用。图2.1是其输入、输出端口图。其中，输入信号LD为置数控制信号，低电平有效；输入信号CLK为计数时钟信号；输入信号DATA为待预置数；输出信号NUM为计数结果；输出信号CO为计数溢出信号。图2.2CNT30计数模块的输入、

6、输出端口图CNT30计数模块是一个计日模块。由于该计数模块涉及到大小月及闰年问题，所以CNT30的计数范围并非固定变，而是存在1～28、1～29、1～30及1～31这四种情况。图2.2是其输入、输出端口图。其中输入信号LD为置数控制信号，低电平有效；输入信号CLK为计数时钟信号；输入信号DATA为待预置数；输入信号YEAR为当前计时的年份数；输入信号MON为当前计时的月份数；输出信号NUM为计数结果；输出信号CO为计数溢出信号，输出信号MAX_DAYS为当前月的天数。（1）CNT60的主要VHDL程序段如下：IF(LD=

7、'0')THEN18综合计时系统-电气081文波NUM<=DATA;ELSIFCLK'EVENTANDCLK='1'THENIFNUM="111011"THENNUM<="000000";CO<='1';ELSENUM<=NUM+1;CO<='0';ENDIF;ENDIF;分析：这段程序可用来被计秒、计分、计时电路调用。当置数控制模块低电平有效时，待预置数送入计数结果。此时当计数时钟信号上升沿有效时，如果计数结果输出的是"111011"，代表此周期内计数到第60次（即若是计分电路，代表计数到第59分钟），将产生进位信号并

8、且计数从0开始；若计数范围在0～58之间时，计数结果只在下次计数时钟到来时加1，并不产生进位信号。拓展：可以利用CNT60的理论设计出计年（CNT100）、计月（CNT12）、计星期（CNT7）的VHDL程序段，只需修改对应的最大计时数、复位值（复位值为1）以及对应的向量范围。（2）CNT30的主要VHDL程序段如下