计算机组成与体系结构复习大纲

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1、计算机组成与体系结构Chp.1简介1.计算机功能包括：数据处理、数据存储、数据传送、控制2.计算机、CPU、控制器构成图（附）Chp.2计算机的演变和性能1.IAS1)具体参数1000x40bit字数据字(1+39)&指令字(2x20bit)IAS指令（具体实现高级程序）2.摩尔定律：集成电路的集成度每18个月翻一番3.性能平衡1)处理器和主存储器速度的不匹配解决方法：l提高一次读取的数据位数（DRAM接口更宽）l使用Cache（改进DRAM接口）l更复杂、更高效的Cache（减少寻初期访问频度）l提高互连带宽2)提高时钟频率和逻辑密度的问题功耗、RC延迟、内存延迟4.性能评估——时钟速

2、度a)因为当使用流水线时，多条指令被同时执行，所以不同处理器的时钟速度的直接比较是不能说明性能的整体情况的b)指令执行的速率MIPS（处理器性能的通用度量）MIPS速度=IcT*10^6=fCPI*10^6CPI——每条指令平均周期数c)基准程序i.速度度量r=TrefTsutii.频率度量r=N*TrefTsutN——同时运行的程序的拷贝数目d)Amdahl定律衡量多个处理器的加速比Speedup=11-f+fNChp.3系统总线1.冯诺依曼概念（1）指令和数据都一起放在存储器里（2）存储器通过地址来寻址（3）顺序读取指令2.中断——提高处理效率多重终断—>顺序处理：禁止中断/嵌套处理

3、：软件轮询菊花链总线仲裁向量式中断3.互连a)总线（关键特征：共享传输介质）i.数据总线（其宽度是系统性能的决定因素之一e.g:32位，64位）ii.地址总线（宽度决定系统的最大存储器容量）通常，地址线的高位用于选择总线上制定的模块，低位用于选择模块内具体的存储单元或I/O断e.g.一个8位地址总线，<=01111111：访问有128个字的存储器模块>10000000：访问接在I/O模块上的设备iii.控制总线（控制或时序信号）PS:Ø数据总线越宽，一次能传送的位数就越多Ø地址总线越宽，可以访问的单元就越多b)单一总线的问题i.传输延迟ii.总线带宽瓶颈c)总线类型i.分时复用（地址有效

4、or数据有效控制线）ii.物理专用（分立的数据和地址总线）d)总线仲裁（集中式&分布式）Chp.4Cache存储器1.存储容量，传输单元，可寻址单元(2A=N)1字节=8位（1Byte=8bit）2.存取方法顺序、直接（当前位置和存取数据位置的距离影响存取时间）随机、关联（存取时间与数据位置无关）3.性能参数：存取时间、存取周期时间、传输率RR=1T（随机）TN=TA+nR（非随机）4.存储器特性1)存取时间越短，每位的价格越高2)容量越大，每位的价格越低3)容量越大，存取时间越长5.Cache容量的限制1)更大的Cache意味着更高的价格2)更高的命中率，但大的Cache比小的稍慢3)

5、受芯片和电路板面积的限制1.映射方式1)直接映射主存中的每一块映射到固定的一行Cache中i=jmodm映射到相同行号的两块不会有相通的标记数抖动现象2)全关联映射一个主存块可以装载到任意一个Cache行Cache控制逻辑必须同时对每一行中的标记进行检查，看是否匹配（缺点）3)组关联映射K路组相连V=2^d直接映射全相联映射组相联映射参数标记(s-r)+行(r)+字(w)标记(s）+字(w)标记(s-d)+组(d)+字(w)地址长度s+ws+ws+w可寻址单元数2^(s+w)2^(s+w)2^(s+w)块/行大小2^w2^w2^w主存的块数2^s2^s2^scache行数2^r不由地址格

6、式决定k*2^dchche容量2^（r+w）/k*2^d标记长度s-rss-d1.替换算法a)硬件实现b)最近最少使用(LRU)c)先进先出(FIFO)d)最不经常使用(LFU)e)随机2.写策略（写直达&回写）3.行的大小随着行的大小从很小到较大的过程中，命中率先是上升，然后下降。命中率刚开始会因为局部性原理而增加局部性原理：被访问字附近的数据可能会在不久的将来被访问到较大的行减少了装入Cache的总行数&当行变得较大时，离所访问的位置较远的字被再次使用的概率较小Chp.5内部存储器1.半导体存储器类型a)RAM(RandomAccessMemory)n读/写n易失性（需要持续供电）n

7、暂时存储nDRAM(用于主存储器)/SRAM(用于Cache)b)ROM(Read-onlyMemory)nMaskROMu数据一经写入，不可修改u在制造过程中由生产商固化数据nPROM(ProgrammableROM)u出厂空白u用户一次写入，不可修改2.纠错n硬故障永久性的损坏n软差错随机的，非破坏性的n可使用纠错码检测数据M位，校验码K位，实际存储M+K位1.纠错码n和数据共同存放在存储器中n故障字：两个输入的异或n纠错码/故