网络工程师职业规划

《网络工程师职业规划》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、数字电路课程设计报告书课题名称数字抢答器的设计姓名xxx学号XXXXXXx系部物理与电子信息工程系专业0指导教师XXXX2010年12月13日10一、设计任务及要求：设计任务：设计一个具有锁存与显示功能的8人抢答逻辑电路。要求：v1、抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0~S7表示。v2、设置一个系统清除和抢答控制开关S，该开关由主持人控制。v3、抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。v4、

2、抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动"开始"键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。v5、参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。v6、如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。指导教师签名：20年月日二、指导教师评语：指导教师签名：20年月日三、成绩20年月日10目录1设计目的………………………………………………………..12设计思路………………

3、………………………………………..13设计过程………………………………………………………..13.1方案论证…………………………………………………..13.2电路设计…………………………………………………..210数字抢答器的设计1设计目的（1）熟悉集成电路的引脚安排。（2）掌握各芯片的逻辑功能及使用方法。（3）了解面包板结构及其接线方法。（4）了解数字抢答器的组成及工作原理。（5）熟悉数字抢答器的设计与制作。2设计思路（1）设计抢答器电路。（2）设计可预置时间的定时电路。（3）设计报警电路。（4）设计时序控制电路。3设计过程3.1方案论证数字抢答器

4、总体方框图如图1所示。图1数字抢答器框图其工作原理为：接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置于“开始”状态，宣布“开始”抢答器工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。103.2电路设计抢答器电路如图2所示。图2数字抢答器电路该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢

5、答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。10工作过程：开关S置于“清除”端时，RS触发器的端均为０，４个触发器输出置０，使74LS148的＝０，使之处于工作状态。当开关S置于“开始”时，抢答器处于等待工作状态，当有选手将键按下时（如按下S5），74LS148的输出经RS锁存后，1Q=1，=1，74LS48处于工作状态，4Q3Q2Q=101，经译码显示为“5”。此外，1Q＝１，使74LS148＝１，处于禁止状态，封锁其他按键的输入。当按键松开即按下时，74LS148的此时由于仍为1Q＝１，使＝１，所以74LS148仍处于禁止

6、状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。如有再次抢答需由主持人将Ｓ开关重新置于“清除”然后再进行下一轮抢答。定时电路如图3所示。由节目主持人根据抢答题的难易程度，设定一次抢答的时间，通过预置时间电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。可预置时间的电路选用十进制同步加减计数器74LS192进行设计。图3可预置时间的定时电路报警电路如图4所示。由555定时器和三极管构成的报警电路如图4所示。其中555构成多谐振荡器，振荡频率fo＝1.43/[（RI＋2R2）C10]，其输出信号经三极管推动扬声器。PR为控制信号，当PR为

7、高电平时，多谐振荡器工作，反之，电路停振。图4报警电路时序控制电路如图5所示。时序控制电路是抢答器设计的关键，它要完成以下三项功能：①主持人将控制开关拨到“开始”位置时，扬声器发声，抢答电路和定时电路进人正常抢答工作状态。②当参赛选手按动抢答键时，扬声器发声，抢答电路和定时电路停止工作。③当设定的抢答时间到，无人抢答时，扬声器发声，同时抢答电路和定时电路停止工作。图中，门G1的作用是控制时钟信号CP的放行与禁止，门G2的作用是控制74LS148的输人使能端。图5的工作原理是：主持人控制开关从“清除”位置拨到“开始”位置时，来自图2中的74LS279的

8、输出1Q=0，经G3反相，A＝1，则时钟信号CP能够加到74LS192的CPD时钟输入端，定时电路进行递减计