数字逻辑课程设计报告--多功能数字钟

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1、JIANGSUUNIVERSITY数字逻辑课程设计－多功能数字钟学院名称：计算机科学与通信工程专业班级：通信0902学生姓名：学生学号：指导老师：赵念强完成日期：2011年7月2日多功能数字钟课程设计实验报告一．实验目的：1．学会应用数字系统设计方法进行电路设计；2．进一步提高quartusII9.0软件的开发应用能力；3．培养学生书写综合实验报告的能力。二．实验要求：1．根据实验任务，选择最佳设计方案，综合运用quartusII9.0软件的各种设计方法设计出层次分明、结构清楚、电路优化、VHDL语言描述简洁的完整设计文件。通过仿真直至下载来验证设计的正确性。三．实验任务及要求1．能

2、进行正常的时、分、秒计时功能（1）用M6M5做24小时计数器的显示器；（2）用M4M3做60分钟计数器的显示器；（3）用M2M1做60秒钟计数器的显示器。2．能利用实验系统上的按键实现“校时”、“校分”功能（1）按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后再回00；（2）按下“SB”键时，计时器迅速递增，并按60分钟循环，计满59分钟后再回00；但不向高位进位。（3）按下“SC”键后，秒清零。要求按下“SA”和“SB”均不会产生数字跳变（“SA”、“SB”按键是有抖动的，必须地“SA”、“SB”进行消抖处理,消抖电路用D触发器构成。原理：一个触发器CP(64HZ

3、)内，屏蔽所有的抖动脉冲）。（4）计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块可由10进制计数器连接构成，也可用VHDL语言完成（可以参考教材P341，例8.2.1多功能电子钟的设计）。10进制计数器需自己设计（用VHDL语言，与所做实验74160计数器相同），不能调用系统库。（5）其他如分频电路、提供报时控制信号、闹时电路等模块用VHDL语言实现。3．能利用实验板上的扬声器作整点报时（1）当计时到达59’50”、51”、52”、53”、54”、55”、56”、57”、58”、59”鸣叫，鸣叫声频可定为500HZ；（2）到达00分00秒时为最后一声整点报

4、时。整点报时的频率可定为1KHZ。报时信号从ISP1032的PIN68输出，PIN68与扬声器的输入电路相连，激励扬声器；4．闹时（1）闹时的最小时间间隔为十分钟。（2）闹时长度为一分钟。（3）闹时声响可以是单频。（4）闹时时声响也可以是双频交替的警笛声。1．使用quartusII9.0软件设计符合上述功能的多功能数字钟，并用层次化设计方法设计该电路。2．报时功能。闹时功能用功能仿真的方法验证，可通过观察有关波形确认电路设计是否正确。7.使用设计思路----层次化的思想:计时（间）模块、时间校对模块、报时模块、分频模块、动态显示模块（1）8.完成全部电路设计后在EP1KTC144-3

5、实验系统上下载，验证设计的正确性。四．顶层图及相关模块说明：1．顶层图：说明：程序下载后自动进入计时状态，sa,sb,sc可分别调时，分，秒。2.各模块说明：（1）进制模块：1.十进制源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityls160isport(data:instd_logic_vector(3downto0);clk,ld,p,t,clr:instd_logic;count:bufferstd_logic_vector(3downto0);tc:outstd_l

6、ogic);endls160;architecturebehaviorofls160isbegintc<='1'when(count="1001"andp='1'andt='1'andld='1'andclr='1')else'0';cale:process(clk,clr,p,t,ld)beginif(rising_edge(clk))thenif(clk='1')thenif(ld='1')thenif(p='1')thenif(t='1')thenif(count="1001")thencount<="0000";elsecount<=count+1;endif;elsecou

7、nt<=count;endif;elsecount<=count;endif;elsecount<=data;endif;elsecount<="0000";endif;endif;endprocesscale;endbehavior;十进制生成器件2.二十四进制：电路图：生成器件：3.六十进制：电路图：生成器件：模块说明：此计数器由两个十进制计数器构成，片一的进位TC独立与片二的P，T连在一起，并行连接成一百进制计数器，片一的P，T接高电平，两片的CLK