16位超前进位加法器的设计

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1、第27卷第4期合肥工业大学学报(自然科学版)Vol.27No.42004年4月JOURNALOFHEFEIUNIVERSITYOFTECHNOLOGYApr.2004================================================================16位超前进位加法器的设计谢莹陈琳(安庆师范学院教育技术系安徽安庆246011)摘要:电子计算机是由具有各种逻辑功能的逻辑部件组成的加法器就属于其中的组合逻辑电路如果对传统的加法器电路进行改进在超前进位链的基础上用一种新的超前进位链树的设计方法不仅可以克服串行进位加法

2、器速度低的缺点也可以解决单纯的超前进位加法器带负载能力不足等问题从而在实际电路中使加法器的运算速度达到最优根据这种理论可以推导得到最优的任意位加法器关键词:半加器;全加器;超前进位加法器;4位超前进位加法器;16位超前进位加法器中图分类号:TP342.21文献标识码:A文章编号:1003-5060(2004)04-0450-05Designof16-bitcarrylook-aheadadderXIEYingCHENLin(Dept.ofEducationalTechnologyAngingTeachersCollegeAnging246011China)

3、Abstract:Acomputeriscomprisedofsomelogicpartswhichhaveseriallogicfunctionsandtheadderisoneofthecombinelogiccircuits.Inordertoimprovethetraditionaladdercircuitbasedonthecarrylook-aheadtechnologyanewdesignofcarrylook-aheadchainispresentedsothatthelowspeedofserialaddersandthelesscarr

4、ycapacityofthepurecarrylook-aheadaddercanbeovercome.Thustheoptimumcomputespeedcanbeachievedintherealcircuit.Basedonthepresentedideatheexcellentrandombitaddercanbededuced.Keywords:halfadder;fulladder;carrylook-aheadadder;4-bitcarrylook-aheadadder;16-bitcarrylook-aheadadder0引言电子计算机是

5、由具有各种逻辑功能的逻辑部件组成的这些逻辑部件按其功能结构又可分为组合逻辑电路和时序逻辑电路所谓组合逻辑电路是由门电路组合而成的逻辑电路加法器就属于组合逻辑电路在计算机中数据的运算都是以二进制数为单位的而两个二进制数之间的算术运算无论是加减乘除最后都是化作若干步相加运算来进行的加法器的速度直接决定了整个电路的速度为了提高整个电路的速度需要提高加法器的速度为此必须对加法器的电路进行改进在了解了半加器和全加器收稿日期:2003-03-28作者简介:谢莹(1981-)女安徽黄山人安庆师范学院助教.第4期谢莹等:16位超前进位加法器的设计451的逻辑公式及构造的基

6、础上引出4位超前进位加法器的设计再用超前进位链树对16位加法器进行设计如果将这种方法推导理论上可以得到最优的任意位加法器01基本加法器1.1半加器两个一位二进制数相加称为半加实现半加操作的电路称为表1半加器的真值表半加器0两个一位二进制数相加的真值表如表1所列由表1可直接ABSOOO写出半加器的公式O11S=AB+AB=AB1O1其中S为A和B相加的和从公式可以看出半加器实质上也就是逻11O辑电路中的异或门01.2全加器(1)1位全加器0在实际作二进制加法运算时一般来说两个加数都不会是一位而是多位的0因而需要考虑从低位而来的进位相对于半加器而言这种电路称为

7、全加器其真值表参见表2所列0如半加器类似可得C=AB+BC+AC表2一位全加器的真值表zzzzz-1zz-1AiBiCi-1SiCiSz=AzCz+BzCz+Cz-1Cz+AzBzCz-1(1)OOOOO由卡诺图化简可得OO11OSz=AzBzCz-1+AzBzCz-1+AzBzCz-1+AzBzCz-1O1O1O假设A表示两个加数S表示和C表示来自低位的进O11O1zBzzz-11OO1O位C表示向高位的进位0其逻辑符号如图1所示0z1O1O1(2)4位全加器04位全加器可以采用4个1位全加器11OO1级连成串行进位加法器0如图2所示011111图1全加

8、器的逻辑符号图24位串行进位加法器对于这种方式因高位运算必须等到低