fpga的波形发生器

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1、西北工业大学课程设计报告题目:波形发生器学院:电子信息学院班级:08041202学生（学号）:2012301995学生（姓名）:张雨日期:2014年1月20日摘要本设计基于FPGA开发板，利用硬件描述语言Verilog进行编程，通过DDS数字频率合成实现频率可调的正弦波、三角波、方波简易发生器。本文所设计的内容就是基于Altera公司的现场可编程门阵列（FPGA）实现数字信号发生器的设计，FPGA具有密度高，功耗低，体积小，可靠性高等特点，设计时可以不必过多考虑具体硬件连接；本设计中应用Verilog硬件描述语言进行描述，使该数字信号发生器可以产生正弦波、方波、

2、三角波、锯齿波四个独立的波形，并能对所产生的四种波形的频率和进行调节。设计输出频率范围是1kz———10kHz步进是1KHZ，测量的结果在数码管上显示。关键词：FPGAVerilogPS2协议IIC协议PCF8591目录目录课程设计目的•••••••••••••••••••••••4设计任务与要求•••••••••••••••••••••4方案设计与论证•••••••••••••••••••••5单元电路设计与参数计算•••••••••••••11遇到问题的解决方法•••••••••••••••••13结论与心得•••••••••••••••••••••••••

3、14参考文献•••••••••••••••••••••••••••15附录•••••••••••••••••••••••••••••••16题目：波形发生器一、课程设计目的1)巩固和加深所学电子技术课程的基本知识，提高综合运用所学知识的能力；2)培养学生根据课题需要选用参考书、查阅手册、图表和文献资料的能力，提高学生独立解决工程实际问题的能力；3)通过设计方案的分析比较、设计计算、元件选绎及电路安装调试等环节．初步掌握单实用电路的工程设计方法；4)提高学生的动手能力．掌握常用仪器设备的正确使用方法，学会对简单实用电路的实验调试和对整机指标的测试方法；5)了解与课

4、题有关的电路以及元器件的工程技术规范，能按课程设计任务书的要求编写设计说明书，能正确反映设计和实验成果，能正确绘制电路图等．二、设计任务与要求一）任务：利用VerilogHDL或VHDL硬件描述语言及FPGA开发板实现波形发生器和学号循环显示。二）设计要求：1、显示学号1）采用数码管显示；2）循环显示2个人的学号后四位；2、根据按键输出波形1）根据按键输入不同，分别输出正弦波、方波、三角波(频率=1KHz)；2）根据按键改变频率(频率变化范围:1KHz-10KHz，每次频率变化1KHz)；3）输出频率在数码管上显示一、方案设计与论证1、显示学号：直接给数码管赋值

5、显示学号，设计时钟频率，控制跳变。1）频率部分：开发板的时钟脉冲是50MHz,作为显示脉冲频率太高，因而首先进行分频，分到肉眼可辨别的频率；2）显示计数部分：要求循环显示两人的学号后四位，当CP脉冲的上升沿到来的时候对其进行计数，直到cnt<32'd49_999_9993)数码管显示部分：对于2）中的CP脉冲上升沿的计数，前两个数码管显示输出19部分，后两面数码管当cnt<=32'd24_999_999的时候显示79，否则显示88，即能实现学号后四位的循环显示1、根据按键输出波形（一）总体方案实现及系统框图该设计以FPGA开发平台为核心，将各波形的幅值／相位量化

6、数据存储在ROM内，按照设定频率，以相应频率控制字k为步进，对相位进行累加，以累加相位值作为地址码读取存放在存储器内的波形数据，经D／A转换和幅度控制、滤波即可得到所需波形。波形发生器采取全数字化结构，用硬件描述语言Verilog设计实现其频率可调可显示。经开发平台的D／A转化和外加滤波整形处理波形数据，理论上能够实现任意频率的各种波形。DDS电路一般由参考时钟、相位累加器、波形存储器、D/A转换器（DAC）和低通滤波器（LPF）组成[7]。其结构框图如图2.5所示。图2.5DDS基本结构框图其中，为参考时钟频率，为频率控制字，为相位累加器位数，为波形存储器位数

7、，为波形存储器的数据位字长和D/A转换器位数。（二）直接数字频率合成技术原理DDS系统中的参考时钟通常由一个高稳定度的晶体振荡器来产生，用来作为整个系统各个组成部分的同步时钟。频率控制字（FrequencyControlWord，FCW）实际上是二进制编码的相位增量值，它作为相位累加器的输入累加值。相位累加器由加法器和寄存器级联构成，它将寄存器的输出反馈到加法器的输入端实现累加的功能。在每一个时钟脉冲，相位累加器把频率字累加一次，累加器的输出相应增加一个步长的相位增量，由此可以看出，相位累加器的输出数据实质上是以为步长的线性递增序列（在相位累加器产生溢出以前），

8、它反映了合成信号的相位信