第12章 dma消息收发单元

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1、第十二章DMA/消息收发单元12.1概述DMA/消息收发单元支持不同总线上两个的处理器之间的通信，例如本地处理器和PCI总线上的处理器。该单元在运行时使用通用（generic）消息和门铃寄存器。图12-1是DMA/消息收发单元的结构图。图12-1DMA/消息收发单元结构图该部件还提供了DMA控制器，用于传输数据块，不受本地处理器或PCI主设备的约束。DMA模块拥有四个高速DMA通道，这四个通道共享I/O定序器（ISOI/OSequencer）中的缓存空间，方便数据的收集和发送。12.2特性DMA/消息收发单元包括下列特性：l用于处理器间通信的消

2、息和门铃寄存器lDMA控制器n四个DMA通道n跨多个通道的并发执行，可编程带宽控制n非对齐传输能力n数据链和直通模式n在完成段、链和错误时产生中断n每个通道都具有可选的外部控制信号（REQ/ACK/DONE）12.3外部信号说明本节介绍DMA信号12.3.1详细信号说明表12-1包含DMA接口信号的详细说明。表12-1DMA接口信号——详细信号说明信号I/O说明/DREQ[0:3]IDMA请求信号，每个通道一个。DMA请求信号指示DMA传输的开始或继续。/DREQn的下降沿引起DMAMRn[CS]置位，从而激活DMA通道。状态含义有效——如果D

3、MAMRn[EMSEN]为1，则/DREQn有效启动或恢复一个DMA传输。无效——/DREQn无效不起作用。时序有效——可以异步有效。无效——应一直保持有效，直到/DACKn有效或到外设的请求事务出现为止。/DACK[0:3]ODMA应答信号，每个通道一个。DMA应答信号反映DMAMRn[CS]的值。状态含义有效——正在进行DMA传输。无效——DMA传输停止或完成。时序有效——在内部控制逻辑启动或恢复DMA传输时异步有效。无效——在内部控制逻辑停止或完成DMA传输时异步无效。注意，在/DACKn无效后，在总线流水上可能还存在未完成的写事务。/D

4、DONE[0:3]ODMA完成信号，每个通道一个。DMA完成信号指示DMA传输已经完成。状态含义有效——DMA传输完毕。无效——DMA传输正在进行或停止。时序有效——在内部控制逻辑完成DMA传输时异步有效。注意，在/DDONEn有效后，在总线流水上可能还存在未完成的写事务。无效——在内部控制逻辑开始DMA传输时异步无效。12.1内存映射/寄存器定义表12-2列出了内存映射模块的地址和访问方式。表12-2模块的内存映射偏移寄存器访问复位节/页0x0_8030OMISR－外向（outbound）消息中断状态寄存器特殊0x0000_000012.5.

5、1/12-40x0_8034OMIMR－发送消息中断屏蔽寄存器R/W0x0000_000012.5.2/12-40x0_8050IMR0－内向（inbound）消息寄存器0R/W0x0000_000012.5.3/12-40x0_8054IMR1－接收消息寄存器1R/W0x0000_000012.5.3/12-40x0_8058OMR0－发送消息寄存器0R/W0x0000_000012.5.4/12-40x0_805COMR1－发送消息寄存器1R/W0x0000_000012.5.4/12-40x0_8060ODR－发送门铃寄存器R/W0x00

6、00_000012.5.5/12-40x0_8068IDR－接收门铃寄存器R/W0x0000_000012.5.5/12-40x0_8080IMISR－接收消息中断状态寄存器R/W0x0000_000012.5.6/12-40x0_8084IMIMR－接收消息中断屏蔽寄存器R/W0x0000_000012.5.7/12-40x0_8100DMAMR0－DMA0模式寄存器R/W0x0000_000012.5.8.1/12-40x0_8104DMASR0－DMA0状态寄存器R/W0x0000_000012.5.8.2/12-40x0_8108DMA

7、CDAR0－DMA0当前描述符地址寄存器R/W0x0000_000012.5.8.3/12-40x0_8110DMASAR0－DMA0源地址寄存器R/W0x0000_000012.5.8.4/12-40x0_8118DMADAR0－DMA0目的地址寄存器R/W0x0000_000012.5.8.5/12-40x0_8120DMABCR0－DMA0字节计数寄存器R/W0x0000_000012.5.8.6/12-40x0_8124DMANDAR0－DMA0下一个描述符地址寄存器R/W0x0000_000012.5.8.7/12-40x0_8180

8、DMAMR1－DMA1模式寄存器R/W0x0000_000012.5.8.1/12-40x0_8184DMASR1－DMA1状态寄存器R/W0x000