数字时钟课程设计

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1、目录1摘要………………………………………………………………………………22关键词3数字时钟原理框图………………………………………………………………24电路设计…………………………………………………………………………34.1秒脉冲电路设计…………………………………………………………34.2时、分、秒计数电路的设计……………………………………………44.3译码显示电路……………………………………………………………54.4校时电路的设计…………………………………………………………64.5整点报时电路的设计……………………………………………………84.6整体电路图…………………

2、……………………………………………104.7整体电路仿真……………………………………………………………5几个重要芯片介绍……………………………………………………………106电路功能测试…………………………………………………………………147元件清单表……………………………………………………………………168各个组员的心得体会…………………………………………………………179参考文献一、摘要随着科技的发展,相对于传统的机械钟,数字时钟具有走时准确、显示直观、无机械传动装置等优点,这些优点让数字时钟得到了广泛的应用。从人们日常生活中的电子手表到车站、码头、机场等公共场所的大

3、型数字显示时钟等等。我们抱着学以致用的态度运用我们学过的数字电子知识进行这次数字时钟的设计。数字时钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。电路由秒信号发生器、“时、分、秒”计数器、译码器、显示电路、校准电路、整点报时电路等组成。秒、分、时分别为60、60和24进制计数器。分、秒均为60进制,显示00—59,个位为十进制,十位为六进制;时为24进制,个位为十进制,十位为三进制,我们采用四片74ls160来实现。秒脉冲我们用一片555定时器产生,通过计算选择适当的电阻电容,与555连接后得到我们所需要的1Hz的脉冲。在绘制电路图时我们使用功能强大的Mu

4、ltisim软件来进行,电路设计完成后可以用这个软件进行仿真。二、关键词数字时钟计数器译码器显示器脉冲蜂鸣器三、数字时钟原理框图秒显示器分显示器时显示器秒译码器分译码器时译码器秒计数器分计数器时计数器整点报时秒脉冲发生装置校时电路该系统的工作原理是:用振荡器产生的高脉冲信号作为数字时钟的秒脉冲发生器,秒脉冲接入秒计数器,秒计数器计满60后向分计数器个位进位,分计数器计满60后向小时计数器个位进位并且小时计数器按照“24翻1”的计数规律计数。计数器的输出经译码器送显示器。计时与实际时间出现误差时电路可以进行校时、校分。并且可以通过适当设计,使时钟在整点时报时。四、电路设计

5、整体电路设计:在进行电路设计时,考虑到整体集成电路的承受能力,我们在选择器件时尽可能的选用同种型号的器件。在进行芯片选择时我们选用TTL集成芯片,整个电路尽可能的少用芯片。1.1秒脉冲电路设计它是数字电子钟的核心部分,它的精度和稳定度决定于数字中的质量。通常晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。这里采用集成定时器555与RC组成的多谐振荡器作为时间标准信号源。多谐振荡器电路与分频电路如下图所示。多谐振荡器与分频电路为计数器提供计数脉冲和为计数器提供校时脉冲。图1多谐振荡器电路与分频电路根据电路图,可计算多谐振荡器电路电路产生的频率,由公式f=1/0.7(

6、Rw+2R)Cf=1/0.7(Rw+2R)C=1/0.7(20+2*100)≈1Hz可得多谐振荡器的频率为1Hz,R1为20kΩ,R2为100kΩ,C为6.5μF。调节电位器Rw使得其为20kΩ,使多谐振荡器产生频率为1Hz的方波信号。4.2时、分、秒计数器电路一般采用10进制计数器来实现时间计数单元计数功能,要实现这一要求,可选用的中规模集成计数器较多,这里推荐74LS160。图274LS160引脚图由于采用反馈清零方式时在计数一遍后进入重新计数时时间间隔不是一个时间脉冲而是两个,会造成计数不准,例如十进制从0000—0001—0010—……1001—1010(此状态

7、虽不会显示但已经出来)—0000。故现在采用反馈置数法实现,以十进制为例0000——0001——0010——……1001——0000(不会出现1010状态,故很准)其接法电路如图3图4。秒信号经秒计数器、分计数器、时计数器之后。分别得到显示电路,以便实现用数字显示时、分、秒的要求。“秒”和“分”计数器应为六十进制,而“时”计数器应为二十四进制。(1)六十进制计数器。它由两块中规模集成十进制计数器74LS160,一块组成十进制,另一块组成六进制。采用置数法时,当高位出现0101状态,低位为1001状态,即计到59(第60个脉冲),如图3所示

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